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74F161A
• 74f163a
函数的 描述
这 74f161a 和 74f163a 计数 在 modulo-16 二进制的
sequence. 从 状态 15 (hhhh) 它们 increment 至 状态 0
(llll). 这 时钟 输入 的 所有 flip-flops 是 驱动 在 paral-
lel 通过 一个 时钟 缓存区. 因此 所有 改变 的 这 q 输出
(除了 预定的 至 主控 重置 的 这 74f161a) 出现 作 一个
结果 的, 和 同步的 和, 这 低-至-高 transi-
tion 的 这 cp 输入 信号. 这 电路 有 四 funda-
mental 模式 的 运作, 在 顺序 的 precedence:
异步的 重置 (74f161a), 同步的 重置
(74f163a), 并行的 加载, 计数-向上 和 支撑. five 控制
inputs—master 重置 (mr
, 74f161a), 同步的 重置
(sr
, 74f163a), 并行的 使能 (pe), 计数 使能 paral-
lel (cep) 和 计数 使能 trickle (cet)—determine 这
模式 的 运作, 作 显示 在 这 模式 选择 表格. 一个
低 信号 在 mr
overrides 所有 其它 输入 和 asynchro-
nously forces 所有 输出 低. 一个 低 信号 在 sr
在-
rides counting 和 并行的 加载 和 准许 所有 输出 至
go 低 在 这 next rising 边缘 的 cp. 一个 低 信号 在 pe
overrides counting 和 准许 信息 在 这 并行的
数据 (p
n
) 输入 至 是 承载 在 这 flip-flops 在 这 next
rising 边缘 的 cp. 和 pe
和 mr('f161a) 或者 sr
(74f163a) 高, cep 和 cet 准许 counting 当
两个都 是 高. 相反地, 一个 低 信号 在 也 cep 或者
cet inhibits counting.
这 74f161a 和 74f163a 使用 d-类型 边缘 triggered flip-
flops 和 changing 这 sr
, pe, cep 和 cet 输入 当
这 cp 是 在 也 状态 做 不 导致 errors, 提供
那 这 推荐 建制 和 支撑 时间, 和 遵守
至 这 rising 边缘 的 cp, 是 observed.
这 终端 计数 (tc) 输出 是 高 当 cet 是
高 和 这 计数器 是 在 状态 15. 至 执行 synchro-
nous multi-平台 counters, 这 tc 输出 能 是 使用
和 这 cep 和 cet 输入 在 二 不同的 方法. 请
谈及 至 这 74f568 数据 薄板. 这 tc 输出 是 主题 至
解码 尖刺 预定的 至 内部的 race 情况 和 是
因此 不 推荐 为 使用 作 一个 时钟 或者 asynchro-
nous 重置 为 flip-flops, counters 或者 寄存器.
逻辑 equations: 计数 使能
=
cep • cet • pe
TC
=
Q
0
• q
1
• q
2
• q
3
• cet
模式 选择 表格
H
=
高 电压 水平的
L
=
低 电压 水平的
X
=
不重要
便条 1:
为 74f163a 仅有的
状态 图解
块 图解
SR
(便条 1)
PE
CET
CE
P
action 在 这 rising
时钟 边缘 (
)
L X X X 重置 (clear)
H L X X 加载 (p
n
→
Q
n
)
H H H H 计数 (increment)
H H L X 非 改变 (支撑)
H H X L 非 改变 (支撑)
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