ics650-01
系统 附带的 时钟 源
mds 650-01 c
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修订092799 打印 11/15/00
整体的 电路 系统 • 525 race 街道 • san jose •ca•95126• (408) 295-9800tel • (408) 295-9818fax
管脚 # 名字 类型 描述
1 USEL I uclk 选择 管脚. 确定 频率 的 usb 时钟 每 表格 在之上.
2 X2 XO 结晶 连接. 连接 至 并行的 模式 14.31818 mhz 结晶. leave 打开 为 时钟.
3 x1/iclk XI 结晶 连接. 连接 至 并行的 模式 14.31818 mhz 结晶, 或者 时钟.
4 VDD P 连接 至 vdd. 必须 是 一样 值 作 其它 vdd. 分离 和 管脚 6.
5 VDD P 连接 至 vdd. 必须 是 一样 值 作 其它 vdd.
6 GND P 连接 至 地面.
7
UCLK O usb 时钟 输出 每 表格 在之上.
8 20M O fixed 20 mhz 输出 为 ethernet. 仅有的 时钟 那 runs 当 psel1=psel0=1.
9 ACLK O ac97 音频的 时钟 输出 每 表格 在之上.
10 PCLK4 O pclk 输出 号码 4 每 表格 在之上.
11 OE I 输出 使能. 触发-states 所有 输出 当 低.
12 PCLK1 O pclk 输出 号码 1 每 表格 在之上.
13 14.318m O 14.31818 mhz 缓冲 涉及 时钟 输出.
14 GND P 连接 至 地面.
15 ASEL I aclk 选择 管脚. 确定 频率 的 音频的 时钟 每 表格 在之上.
16 VDD P 连接 至 vdd. 必须 是 一样 值 作 其它 vdd. 分离 和 管脚 14.
17 PCLK3 O pclk 输出 号码 3 每 表格 在之上.
18 PCLK2 O pclk 输出 号码 2 每 表格 在之上.
19 PSEL0 I 处理器 选择 管脚 #0. 确定 发生率 在 pclks 1-4 每 表格 在之上.
20 PSEL1 I 处理器 选择 管脚 #1. 确定 发生率 在 pclks 1-4 每 表格 在之上.
管脚 描述
关键: i = 输入; xo/xi = 结晶 连接; o = output; p = 电源 供应 连接
1
16
2
3
4
15
14
13
VDD
UCLK
X2
VDD
20 管脚 (150 mil) ssop
5
6
7
8
12
11
10
9
PCLK4
PSEL0
x1/iclk
USEL
PCLK2
PSEL1
PCLK3
PCLK1
OE
ACLK
20M
18
17
19
20
地
VDD
14.318m
地
ASEL
PSEL1 PSEL0 pclk1 pclk2,3 PCLK4
0 0 25.00 50.00 18.75
0 M 测试 测试 测试
0 1 测试 测试 测试
M 0 40.00 80.00 20.00
M M 33.3334 66.6667 25.00
M 1 20.00 40.00 25.00
1 0 20.00 33.3334 25.00
1 M 20.00 66.6667 25.00
1 1 停止s 低 所有 cloocks 除了 20mm
处理器 时钟 (mhz)
ASEL ACLK
0 49.152
M 24.576
1 12.288
USEL UCLK
012
M24
148
音频的 时钟 (mhz)
usb 时钟 (mhz)
0 = 连接 直接地 至 地面, 1 = 连接 直接地
至 vdd, m=leave unconnected (floatin
g)
管脚 分派
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