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ics9158-05
先进的 信息
频率Transitions
一个 关键 特性 的 这
ics9158-05
是 它的 能力 至 提供
平整的, glitch-自由 频率 transitions 在 这 cpu 和
总线 clocks 当 这 频率 选择 管脚 是 changed. 这
频率 转变 比率 做 不 violate 这 intel 486 或者
pentium 规格 的 较少 比 0.1% 频率 改变
每 时钟 时期.
ics9158-05 cpu 时钟 解码表格
(使用 14.318 mhz 输入. 所有 发生率 在 mhz)
vdd=5v±10% 或者 3.3v±10%, 温度=0-70°c
pd# forces 所有 输出 低 和 powers-向下 这 振荡器
和 pll 电路系统, 降低 电源 消耗量. 在 顺序
至 确保 glitch-自由 开始 和 停止 的 这 cpu 和 总线
clocks, pd# 应当 是 asserted 之后 这 cpu 和 总线 clocks
有 stopped, 和 是 deasserted 10ms (最大 pll 锁
时间) 较早的 至 开始 这 clocks.
使用 一个 输入 时钟 作 一个 涉及
这
ics9158-05
是 设计 至 接受 一个 14.318 mhz 结晶
作 这 输入 涉及. 和 一些 外部 改变, 它 是
possi-ble 至 使用 一个 结晶 振荡器 或者 其它 时钟 来源.
请 看 应用 便条 aan04 为 详细信息 在 驱动 这
ics9158-05
和 一个 时钟.
OE PD# FS1 FS0
CPU
比率
x1,x2,
REF
(mhz)
CPU
(0:2)
(mhz)
总线
(0:4)
(mhz)
110014/4xx1 14.318 50 25
110114/3xx1 14.318 66.7 33.3
111042/10xx1 14.318 60 30
1111(停止) 14.318 低 低
10XX
(pwr
向下)
低 *Low *Low
0 X X X - Tristate Tristate Tristate
OE PD# floppy (mhz) keybd (mhz)
1 1 24 12
1 0 低 低
0 X Tristate Tristate
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