整体的
电路
系统, 公司
ICS950104
第三 群 brands 和 names 是 这 所有物 的 它们的 各自的 所有权人.
块 图解
950104 rev - 09/11/01
符合实际
管脚 配置
48-管脚 300mil ssop
推荐 应用:
sis630st 样式 chipset
输出 特性:
• 1 - cpu clocks @ 2.5v
• 1 - 一双 的 差别的 cpu clocks @ 3.3v
• 9 - sdram @ 3.3v
• 7 - pci @3.3v
• 1 - 48mhz, @3.3v
• 1 - 24/48mhz @ 3.3v
• 3 - ref @3.3v, (可选择的 力量) 通过 i
2
C
特性:
• 可编程序的 输出 频率
• 可编程序的 输出 上升/下降 时间
• 可编程序的 cpu, sdram, 和 pci skew
• real 时间 系统 重置 输出
• 展开 spectrum 为 emi 控制 典型地
用 7db 至 8db, 和 可编程序的 展开 percentage
• 看门狗 计时器 技术 至 重置 系统
如果 在-clocking 导致 运转
• 使用 外部 14.318mhz 结晶
skew 规格:
• cpu - cpu: <250ps
• pci - pci: <500ps
• sdram - sdram: <250ps
• cpu - sdram:<350ps
• cpu - pci: <3ns
可编程序的
系统 时钟 碎片 为 p
III
™ 处理器
注释:
ref0 能 是 1x 或者 2x 力量 控制 用 i
2
c.
* 内部的 拉-向上 电阻 的 120k 至 vdd
** 内部的 拉-向下 的 120k 至 地
PLL2
PLL1
展开
Spectrum
48MHz
24_48mhz
pciclk (5:0)
pciclk_f
X1
X2
XTAL
OSC
CPU
DIVDER
PCI
DIVDER
停止
S 数据
SCLK
fs(3:0)
PD#
pci_stop#
cpu_stop#
模式
MULTSEL
控制
逻辑
config.
reg.
/ 2
ref(2:0)
CPUCLK
sdram (9:0)
SDRAM
DIVDER
停止
10
6
3
CPUCLKT0
CPUCLKC0
停止
进步 信息
进步 信息 documents 包含 信息 在 产品
在 这 formative 或者 设计 阶段 开发. 典型的 数据 和
其它 规格 是 设计 goals. ics reserves 这 正确的 至 改变 或者
停止 这些 产品 没有 注意.
CPUCLKC0
CPUCLKT0
VDDCPU
地
AVDD
X1
X2
**fs0/ref0
VDDREF
**fs1/ref1
REF2
地
*fs2/pciclk_f
PCICLK0
PCICLK1
PCICLK2
地
VDDPCI
PCICLK3
PCICLK4
PCICLK5
AVDD48
**multsel/24_48mhz
**fs3/48mhz
地
IREF
地
CPUCLK
VDDL
S DATA
sdram_stop#
SDRAM0
SDRAM1
SDRAM2
SDRAM3
VDD
地
SDRAM4
SDRAM5
SDRAM6
SDRAM7
地
VDD
pci_stop#
cpu_stop#
pd#/vtt_pwrgd
SCLK
地
*
*
*
#*
ICS950104
1
2
3
4
5
6
7
8
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12
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22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
3SF2SF1SF0SF
UPC
)zhm(
MARDS
)zhm(
KLCICP
)zhm(
000 0 6.660.0013.33
000 1 0.0010.0013.33
00 10 0.0510.0015.73
00 1 1 3.3310.0013.33
0100 8.666.3314.33
010 1 0.0013.3313.33
0110 0.0010.0515.73
0111 3.3313.3313.33
10 0 0 8.668.664.33
10 0 1 0.790.793.23
10 1 0 0.070.5010.53
10 1 1 0.590.597.13
110 0 0.597.6217.13
110 1 0.2110.2113.73
1110 0.793.9212.23
111 1 2.692.691.23
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