2
ICS950104
进步 信息
第三 群 brands 和 names 是 这 所有物 的 它们的 各自的 所有权人.
管脚 描述
注释:
1: 内部的 拉-向上 电阻 的 120k 至 3.3v 在 表明 输入
2: 双向的 输入/输出 管脚, 输入 逻辑 水平 是 latched 在 内部的 电源-在-重置. 使用 10kohm 电阻
至 程序 逻辑 hi 至 vdd 或者 地 为 逻辑 低.
3: 内部的 拉-向下 电阻 的 120k 至 地 在 表明 输入.
管脚 号码 管脚 名字 类型 描述
1 CPUCLKC0 输出
"complementary" clocks 的 差别的 一双 cpu 输出. 这些 clocks 是 180
°
输出 的 阶段 和 sdram clocks. 这些 打开 流 输出 需要 一个 外部
1.5v
pull-up.
2 CPUCLKT0 输出
"真实" clocks 的 差别的 一双 cpu 输出. 这些 clocks 是 在 阶段 和
sdram clocks. 这些 打开 流 输出 需要 一个 外部 1.5v 拉-向上.
3, 9, 18, 30, 37 VDD PWR 电源 供应 管脚, 名义上的 3.3v
4, 12, 17, 25, 31,
36, 46, 48
地 PWR 地面 管脚
5, 22 AVDD PWR 相似物 电源 供应 为 3.3v
6 X1 在 结晶 输入,nominally 14.318mhz.
7 X2 输出 结晶 输出, nominally 14.318mhz.
FS0
2, 3
在 频率 选择 管脚.
REF0 输出 14.318 mhz 涉及 时钟.
FS1
2, 3
在 频率 选择 管脚.
REF1 输出 14.318 mhz 涉及 时钟.
11 REF2 输出 14.318 mhz 涉及 时钟.
FS2
1, 3
在 频率 选择 管脚.
pciclk_f 输出 自由 运动 pciclk 不 stoped 用 pci_stop#
21, 20, 19, 16, 15,
14
pciclk(5:0) 输出 pci 时钟 输出.
MULTSEL
2, 3
在 3.3v lvttl 输入 为 selecting 这 电流 乘法器 为 cpu 输出.
24_48mhz 输出
可选择的 48 或者 24mhz 输出put
FS3
2, 3
在 频率 选择 管脚.
48MHz 输出 48mhz 输出 时钟
26 SCLK 在
时钟 输入 的 i
2
c 输入, 5v tolerant 输入
PD#
1
在
异步的 起作用的 低 输入 管脚 使用 至 电源 向下 这 设备 在 一个 低
电源 状态. 这 内部的 clocks 是 无能 和 这 vco 和 这 结晶 是
stopped. 这 latency 的 这 电源 向下 将 不 是 更好 比 3ms. 这个 管脚
将 是 activiated 当
VttPWRGD# 在
这个 3.3v lvttl 输入 是 一个 水平的 敏感的 strobe 使用 至 决定 当 fs
和 multisel0 输入 是 有效的 和 是 准备好 至 是 抽样 (起作用的 低)
28
cpu_stop#
1
在
这个 异步的 输入 halts cpu, sdram, 和 agp clocks 在 逻辑 "0" 水平的
当 驱动 低, 这 停止 选择 能 是 编写程序 通过 i
2
c.
29
pci_stop#
1
在
stops 所有 pciclksbesides 这 pciclk_f clocks 在 逻辑 0 水平的,
当 在
put 低
32, 33, 34, 35, 38,
39, 40, 41
sdram ( 7:0 ) 输出 sdram 时钟 输出.
42
sdram_stop#
1
在
stops 所有 sdrams besides 这 sdram_f clocks 在 逻辑 0 水平的, 当 输入
低
43 SDATA 在
数据 输入 为 i
2
c 串行 输入, 5v tolerant 输入
44 VDDL PWR 电源 供应 管脚, 名义上的 2.5v
45 CPUCLK 输出 2.5v cpu 时钟
47
i ref 输出
这个 管脚 establishes 这 涉及 电流 为 这 cpuclk pairs. 这个
管脚 需要 一个 fixed 精确 电阻 系 至 地面 在 顺序 至 establish
这 一个
ppropriate 电流.
23
27
10
8
13
24
: 点此下载
