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idt70v5388/78
3.3v 64/32k x 18 同步的 fourport™ 静态的 内存 工业的 和 商业的 温度 范围
一个 一个 + 1 一个 + 2 一个 + 3
t
CYC2
t
CH2
t
CL2
r/
W
地址
CE
0
CLK
CE
1
LB
,
UB
(3)
数据
输出
OE
t
CD2
t
CKLZ
Qn Qn + 1 Qn + 2
t
OHZ
t
OLZ
t
OE
5649 drw 08
(1)
(1)
t
SC
t
HC
t
SB
t
HB
t
SW
t
HW
t
SA
t
HA
t
直流
t
SC
t
HC
t
SB
t
HB
(4)
(1 latency)
(5)
(5)
,
,
t
SC
t
HC
CE
0(b1)
地址
(b1)
一个
0
一个
1
一个
2
一个
3
一个
4
一个
5
t
SA
t
HA
CLK
Q
0
Q
1
Q
3
数据
输出(b1)
t
CH2
t
CL2
t
CYC2
地址
(b2)
一个
0
一个
1
一个
2
一个
3
一个
4
一个
5
t
SA
t
HA
CE
0(b2)
数据
输出(b2)
Q
2
Q
4
t
CD2
t
CD2
t
CKHZ
t
CD2
t
CKLZ
t
直流
t
CKHZ
t
CD2
t
CKLZ
t
SC
t
HC
t
CKHZ
t
CKLZ
t
CD2
一个
6
一个
6
t
直流
t
SC
t
HC
t
SC
t
HC
5649 drw 09
定时 waveform 的读 循环
(2)
定时 waveform 的一个 multi-设备 读
(1,2)
注释:
1.
OE
是 asynchronously 控制; 所有 其它 输入 是 同步的 至 这 rising 时钟 边缘.
2.
CNTLD
= v
IL
,
CNTINC
和
CNTRST
= v
IH
.
3. 这 输出 是 无能 (高-阻抗 状态) 用
CE
0
= v
IH
, ce
1
= v
IL
,
LB
,
UB
= v
IH
下列的 这 next rising 边缘 的 这 时钟. 谈及 至 真实 表格 i.
4. 地址 做 不 有 至 是 accessed sequentially 自从
CNTLD
= v
IL
constantly 负载 这 地址 在 这 rising 边缘 的 这 clk; 号码
是 为 涉及 使用 仅有的.
5. 如果
LB
,
UB
是 高, 然后 这 适合的 字节 的 数据
输出
为 qn + 2 将 是 无能 (高-阻抗 状态).
注释:
1. b1 代表 设备 #1; b2 代表 设备 #2. 各自 设备 组成 的 一个 idt70v5388/78 为 这个 waveform,
和 是 建制 为 depth expansion 在 这个 例子. 地址
(b1)
= 地址
(b2)
在 这个 situation.
2.
LB
,
UB
,
OE
, 和
CNTLD
= v
IL
; ce
1(b1)
, ce
1(b2)
, r/
W
,
CNTINC
, 和
CNTRST
= v
IH
.
切换 waveforms
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