数据 薄板
pt7a4401c t1/e1 系统 synchronizer
pt0108(09/02) ver:0
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函数的 描述
整体的 运作
这 pt7a4401c 是 一个 multitrunk synchronizer 那 提供
这 时钟 和 框架 信号 为 t1 和 e1 primary 比率 数字的
传递 links.
它 basically 组成 的 这 主控 时钟 电路, 数字的 阶段-
锁 循环 (dpll), 输入 impairment 监控 和 输出
电路.
这 dpll 电路 是 运用 至 提供 同步 的
这 输出 信号.
referring 至 这 块 图解 在 页 3, 这 详细地 func-
tions 的 这 pt7a4401c 是 描述 作 跟随.
主控 时钟
作 它的 主控 时钟, 这 pt7a4401c 使用 也 一个 外部
时钟 源 或者 一个 外部 结晶 和 一个 few 分离的 混合-
nents 和 它的 内部的 振荡器.
主要的 数字的 阶段-锁 循环 (dpll) 块
这 主要的 dpll blocks 是 这 阶段 探测器, limiter, 循环
过滤, 和 digitally 控制 oscillators (dco1 和 dco2).
这 输入 信号 是 sent 至 这 阶段 探测器 为 comparison
和 这 反馈 信号 从 这 反馈 频率 选择
mux. 一个 错误 信号 相应的 至 它们的 instantaneous
阶段 区别 是 生产 和 sent 至 这 limiter.
这 limiter amplifies 这个 错误 信号 至 确保 那 这 dpll
responds 至 所有 输入 瞬时 情况 和 一个 最大
输出 阶段 斜度 的 5ns 每 125
µ
s. 这个 效能 容易地
满足 这 最大 阶段 斜度 的 7.6ns 每 125
µ
s 或者 81ns 每
1.326ms 指定 用 在&放大;t tr62411.
这 循环 过滤 是 一个 1.9hz 低 通过 过滤 为 所有 三 涉及
频率 selections: 8khz, 1.544mhz 和 2.048mhz. 这个
过滤 确保 那 这 jitter 转移 (所需的)东西 在 ets 300-
011 和 在&放大;t tr62411 是 符合.
这 错误 信号, 之后 正在 限制 和 filtered, 是 sent 至 二
digitally 控制 能变的 频率 oscillators (dco1 和
dco2). 为基础 在之上 这 processed 错误 值, 这 dcos 将
发生 这 相应的 数字的 输出 信号 至 这 输出-
放 电路 至 生产 12.352mhz 和 16.384mhz 信号.
这 dco 同步 方法 取决于 在之上 这
pt7a4401c 运行 状态, 作 跟随:
在 正常的 状态, 各自 dco 发生 一个 输出 信号 这个 是
频率 和 阶段 锁 至 这 输入 涉及 信号.
在 自动-holdover 状态, 各自 dco 发生 一个 输出 信号
谁的 频率 是 equal 至 what 它 是 为 一个 30ms 时期
shortly 在之前 这 终止 的 这 last 正常的 状态.
在 自由-run 状态, 这 dcos 是 自由 运动 和 一个 精度
equal 至 这 精度 的 这 osci 20mhz 源.
输出 电路
信号 从 这 二 dcos 是 sent 至 这 输出 电路 至
发生 二 时钟 信号, 12.352mhz 和 16.384mhz,
这个 是 分隔 在 这 t1 和 e1 dividers 各自 至
提供 需要 时钟 和 框架 信号.
这 t1 分隔物 使用 这 12.352mhz 信号 至 发生 二
时钟 信号, c1.5 和 c3. 它们 有 一个 名义上的 50% 职责
循环.
这 e1 分隔物 使用 这 16.384mhz 信号 至 发生 四
时钟 信号 和 三 框架 信号, i.e., c2, c4, c8, c16,
f0, f8 和 f16. 这 框架 信号 是 发生 直接地 从
这 c16 信号.
这 c2, c4 和 c8 信号 有 一个 名义上的 50% 职责 循环,
和 c16
’
s 职责 循环 是 关于 50% 如果 这 主控 时钟 有 一个
50% 职责 循环.
所有 这 框架 和 时钟 输出 是 锁 至 各自 其它 为 所有
运行 states. 它们 有 限制 驱动 能力 和
应当 是 缓冲 当 驱动 高 电容 负载.
反馈 频率 选择 mux
这 反馈 频率 是 选择 用 fs1 和 fs2 (作 显示
在 表格 3) 至 相一致 这 particular 新当选的 涉及 fre-
quency (1.544mhz, 2.048mhz 或者 8khz). 一个 重置 (rst) 必须
是 执行 之后 每 频率 选择 输入 改变.
输入 impairment 监控
这个 电路 monitors 这 输入 信号 至 这 dpll 和 自动-
matically 使能 自动-holdover 状态 当 这 新当选的 sig-
nal 是 完全地 lost, 或者 如果 它的 频率 是 外部 这 自动-
holdover 俘获 范围 (也 一个 小 或者 大 数量). 当
这 新当选的 信号 returns 至 正常的, 这 dpll 将 是 re-
转变 至 正常的 状态.
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