ad977/ad977a
–6–
rev. d
管脚 函数 描述
管脚 非. 管脚 非.
插件/soic SSOP Mnemonic 描述
1, 3, 4 1, 3, 4 R1
在
, r2
在
, r3
在
相似物 输入. 谈及 至 表格 i, 表格 ii 为 输入 范围 配置.
2 2 AGND1 相似物 地面. 使用 作 这 地面 涉及 要点 为 这 ref 管脚.
5 6 CAP 涉及 缓存区 输出. 连接 一个 2.2
µ
f tantalum 电容 在 cap 和
相似物 地面.
6 7 REF 涉及输入/输出. 这 内部的 2.5 v 涉及 是 有 在 这个 管脚.
alternatively 一个 外部 涉及 能 是 使用 至 override 这 内部的 涉及. 在
也 情况, 连接 一个 2.2
µ
f tantalum 电容 在 ref 和 相似物 地面.
7 9 AGND2 相似物 地面.
8 12 sb/
BTC
这个 数字的 输入 是 使用 至 选择 这 数据 format 的 一个 转换 结果. 和 sb/
BTC
系 低, 转换 数据 将 是 输出 在 二进制的 二’s complement 表格在.和
sb/
BTC
连接 至 一个 逻辑 高, 数据 是 输出 在 笔直地 二进制的 format.
9 13 ext/
INT
数字的 选择 输入 为 choosing 这 内部的 或者 一个 外部 数据 时钟. 和 ext/
INT
系 低, 之后 初始的 一个 转换, 16 dataclk 脉冲 transmit 这 previous
转换 结果 作 显示 在 图示 3. 和 ext/
INT
设置 至 一个 逻辑 高, 输出
数据 是 同步 至 一个 外部 时钟 信号 连接 至 这 dataclk 输入.
数据 是 输出 作 表明 在 图示 4 通过 图示 9.
10 14 DGND 数字的 地面.
11 15 同步 Digital 输出 框架 同步 为 使用 和 一个 外部 数据 时钟
(ext/
INT
= 逻辑 高). 当 一个 读 sequence 是 initiated, 一个 脉冲波 一个
dataclk 时期 宽 是 输出 同步的 至 这 外部 数据 时钟.
12 16 DATACLK 串行 数据 时钟 输入 或者 输出, 依赖 在之上 这 逻辑 状态 的 这 ext/
INT
管脚. 当 使用 这 内部的 数据 时钟 (ext/
INT
= 逻辑 低), 一个 转换
开始 sequence 将 initiate 传递 的 16 dataclk 时期. 输出 数据 是
同步的 至 这个 时钟 和 是 有效的 在 两个都 它的 rising 和 下落 edges (图示 3).
当 使用 一个 外部 数据 时钟 (ext/
INT
= 逻辑 高), 这
CS
和 r/
C
信号 控制 如何 转换 数据 是 accessed.
13 17 数据 这 串行 数据 输出 是 同步 至 dataclk. 转换 结果 是
贮存 在 一个 在-碎片 寄存器. 这 ad977 提供 这 转换 结果, msb 第一,
从 它的 内部的 变换 寄存器. 这 数据 format 是 决定 用 这 逻辑 水平的 的
sb/
BTC
. 当 使用 这 内部的 数据 时钟 (ext/
INT
= 逻辑 低), 数据 是
有效的 在 两个都 这 rising 和 下落 edges 的 dataclk. 在 conversions
数据 将 仍然是 在 这 水平的 的 这 tag 输入 当 这 转换 是 started.
使用 一个 外部 数据 时钟 (ext/
INT
= 逻辑 高) 准许 previous 转换
数据 至 是 accessed 在 一个 转换 (计算数量 5, 7 和 9) 或者 这 转换
结果 能 是 accessed 之后 这 completion 的 一个 转换 (计算数量 4, 6 和 8).
14 19 TAG 这个 数字的 输入 能 是 使用 和 一个 外部 数据 时钟, (ext/
INT
= 逻辑
高) 至 daisy chain 这 转换 结果 从 二 或者 更多 ad977s 面向 一个
单独的 数据 线条. 这 数字的 数据 水平的 在 tag 是 输出 在 数据 和 一个 延迟
的 16 或者 17 外部 dataclk 时期 之后 这 initiation 的 这 读 sequence.
依赖 在 whether 一个 同步 是 不 呈现 或者 呈现.
15 21 r/
C
读/转变 输入. 是 使用 至 控制 这 转换 和 读 模式 的 这
ad977. 和
CS
低; 一个 下落 边缘 在 r/
C
holds 这 相似物 输入 信号 inter-
nally 和 开始 一个 转换, 一个 rising 边缘 使能 这 传递 的 这 变换器-
sion 结果.
16 24
CS
碎片 选择 输入. 和 r/
C
低, 一个 下落 边缘 在
CS
将 initiate 一个 转换.
和 r/
C
高, 一个 下落 边缘 在
CS
将 使能 这 串行 数据 输出 sequence.
17 25
BUSY
busy 输出. 变得 低 当 一个 转换 是 started, 和 仍然是 低 直到 这
转换 是 完成 和 这 数据 是 latched 在 这 在-碎片 变换 寄存器.
18 26 PWRD 电源-向下 输入. 当 设置 至 一个 逻辑 高 电源 消耗量 是 减少 和
conversions 是 inhibited. 这 转换 结果 从 这 previous 转换 是
贮存 在 这 onboard 变换 寄存器.
19 27 V
ANA
相似物 电源 供应. nominally 5 v.
20 28 V
DIG
数字的 电源 供应. nominally 5 v.
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