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uc1714/5
uc2714/5
uc3714/5
输入:
这 输入 switches 在 TTL 逻辑 水平 (approxi-
mately 1.4v) 但是 这 容许的 范围 是 从 0V 至 20v,
准许 直接 连接 至 大多数 一般 IC PWM con-
troller 输出. 这 rising 边缘 立即 switches 这
AUX 输出, 和 initiates 一个 定时 延迟, t1, 在之前
切换 在 这 PWR 输出. similarly, 这 输入 下落
边缘 立即 转变 止 这 PWR 输出 和 initiates
一个 定时 延迟, t2, 在之前 切换 这 aux 输出.
它 应当 是 指出 那 如果 这 输入 信号 comes 从 一个
控制 和 场效应晶体管 驱动 能力, 这个 信号 提供
另一 选项. 输入 和 PWR 提供 一个 延迟 仅有的 在
这 leading 边缘 当 输入 和 AUX 提供 这 延迟
在 这 trailing 边缘.
pwr:
这 PWR 输出 waits 为 这 T1 延迟 之后 这
INPUT’s rising 边缘 在之前 切换 在, 但是 switches 止
立即 在 INPUT’s 下落 边缘 (neglecting propaga-
tion 延迟). 这个 输出 是 有能力 的 sourcing 1A 和
sinking 2A 的 顶峰 门 驱动 电流. PWR 输出 在-
cludes 一个 被动的, 自-片面的 电路 这个 holds 这个 管脚
起作用的 低, 当 ENBL
≥
0.8v regardless 的 VCC’s volt-
age.
t1:
一个 电阻 至 地面 programs 这 时间 延迟 是-
tween aux 转变 转变-止 和 pwr 转变-在.
t2:
这个 管脚 功能 在 这 一样 方法 作 T1 但是 控制
这 时间 延迟 在 PWR 转变-止 和 触发 的
这 aux 转变.
t1, t2:
这 电阻 在 各自 的 这些 管脚 sets 这
charging 电流 在 内部的 定时 电容 至 提供
独立 时间 控制. 这 名义上的 电压 水平的 在
各自 管脚 是 3V 和 这 电流 是 内部 限制 至
1ma. 这 总的 延迟 从 输入 至 各自 输出 包含
一个 传播 延迟 在 增加 至 这 可编程序的
计时器 但是 自从 这 传播 延迟 是 大概
equal, 这 相关的 时间 延迟 在 这 二 输出
能 是 assumed 至 是 solely 一个 函数 的 这 pro-
grammed 延迟. 这 relationship 的 这 时间 延迟 vs.
RT 是 显示 在 这 典型 特性 曲线.
也 或者 两个都 管脚 能 alternatively 是 使用 为 电压
感觉到 在 lieu 的 延迟 程序编制. 这个 是 完毕 用
拉 这 计时器 管脚 在下 它们的 名义上的 电压 水平的
这个 立即 activates 这 计时器 输出.
vcc:
这 V
CC
输入 范围 是 从 7V 至 20v. 这个 管脚
应当 是 绕过 和 一个 电容 至 地 consistent
和 顶峰 加载 电流 要求.
管脚 描述 (内容.)
传播
延迟
输入
PWR 输出
T1 延迟 T2 延迟
UC1714 AUX 输出
UC1715 AUX 输出
典型 特性
时间 relationships. (注释 3, 4)
udg-99027
0
100
200
300
400
500
0 102030405060708090100
RT (kw)
延迟 (ns)
T1 vs RT1 T2 vs RT2
t1 延迟, t2 延迟 vs. r
T
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