MAX3681
_______________详细地 描述
这 max3681 deserializer 使用 一个 4-位 变换 寄存器,
4-位 并行的 输出 寄存器, 2-位 计数器, pecl 输入
缓存区, 和 低-电压 差别的-信号 (lvds)
输入/输出 缓存区 至 转变 622mbps 串行 数据 至
4-位-宽, 155mbps 并行的 数据 (图示 1).
这 输入 变换 寄存器 continuously clocks 新当选的
数据 在 这 积极的 转变 的 这 串行 时钟 (sclk)
输入 信号. 这 2-位 计数器 发生 一个 并行的 输出-
放 时钟 (pclk) 用 dividing 向下 这 串行 时钟 fre-
quency. 这 pclk 信号 是 使用 至 时钟 这 并行的
输出 寄存器. 在 正常的 运作, 这 计数器
divides 这 sclk 频率 用 四, 造成 这 输出
寄存器 至 获得 每 四 位 的 新当选的 串行 数据.
这 同步 输入 (sync+, 同步-) 是 使用
为 数据 realignment 和 reframing. 当 这 同步
信号 是 搏动 高 为 在 least 二 sclk 循环, 这
并行的 输出 数据 是 delayed 用 一个 sclk 循环. 这个
realignment 是 有保证的 至 出现 在里面 二 pclk
循环 的 这 同步 信号’s 积极的 转变. 作 一个
结果, 这 第一 新当选的 位 的 数据 在 那 pclk
循环 是 dropped, shifting 这 排成直线 在 pclk
和 数据 用 一个 位.
看 图示 2 为 这 函数的 定时 图解 和
图示 3 为 这 定时 参数 图解.
+3.3v, 622mbps, sdh/sonet
1:4 deserializer 和 lvds 输出
4 _______________________________________________________________________________________
______________________________________________________________管脚 描述
名字 函数
1, 2, 5, 8, 12 V
CC
+3.3v 供应 电压
3 SD+ 同相 pecl 串行 数据 输入. 数据 是 clocked 在 这 sclk 信号’s 积极的 转变.
管脚
4 sd- 反相的 pecl 串行 数据 输入. 数据 是 clocked 在 这 sclk 信号’s 积极的 转变.
6 SCLK+ 同相 pecl 串行 时钟 输入
11 同步-
反相的 lvds 同步 脉冲波 输入. 脉冲波 这 同步 信号 高 为 在 least 二 sclk
时期 至 变换 这 数据 排成直线 用 dropping 一个 位.
10 SYNC+
同相 lvds 同步 脉冲波 输入. 脉冲波 这 同步 信号 高 为 在 least 二 sclk
时期 至 变换 这 数据 排成直线 用 dropping 一个 位.
9, 15, 22 地 地面
7 sclk- 反相的 pecl 串行 时钟 输入
17, 19, 21, 24 pd0+ 至 pd3+
同相 lvds 并行的 数据 输出. 数据 是 updated 在 这 积极的 转变 的 这 pclk 信号.
看 图示 2 为 这 relationship 在 串行-数据-位 位置 和 输出-数据-位 分派.
16, 18, 20, 23 pd0- 至 pd3-
反相的 lvds 并行的 数据 输出. 数据 是 updated 在 这 积极的 转变 的 这 pclk 信号.
看 图示 2 为 这 relationship 在 串行-数据-位 位置 和 输出-数据-位 分派.
14 PCLK+ 同相 lvds 并行的 时钟 输出
13 pclk- 反相的 lvds 并行的 时钟 输出
4-bit
SHIFT
寄存器
4-bit
PARALLEL
OUTPUT
寄存器
2-bit
计数器
LVDS
PECL
PECL
LVDS
LVDS
LVDS
LVDS
LVDS
PD3+
pd3-
PD2+
pd2-
PD1+
pd1-
PD0+
pd0-
PCLK+
pclk-
SD+
sd-
SCLK+
sclk-
SYNC+
同步-
100
Ω
MAX3681
图示 1. 函数的 图解
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