rev. b
AD9767
–12–
interleaved 模式 定时
为 这 下列的 部分, 谈及 至 图示 25.
当 这 模式 管脚 是 在 逻辑 0, 这 ad9767 运作 在 inter-
leaved 模式. wrt1 now 功能 作 iqwrt 和 clk1
功能 作 iqclk. wrt2 功能 作 iqsel 和 clk2
功能 作 iqreset.
数据 enters 这 设备 在 这 rising 边缘 的 iqwrt. 这 逻辑
水平的 的 iqsel 将 steer 这 数据 至 也 频道 获得 1
(iqsel = 1) 或者 至 频道 获得 2 (iqsel = 0).
当 iqreset 是 高, iqclk 是 无能. 当 iqreset
变得 低, 这 下列的 rising 边缘 在 iqclk 将 更新 两个都
dac latches 和 这 数据 呈现 在 它们的 输入. 在 这 inter-
leaved 模式 iqclk 是 分隔 用 2 内部. 下列的 这个
第一 rising 边缘, 这 dac latches 将 仅有的 是 updated 在 每
其它 rising 边缘 的 iqclk. 在 这个 方法, iqreset 能 是 使用
至 同步 这 routing 的 这 数据 至 这 dacs.
作 和 这 双 端口 模式, iqclk 应当 出现 在之前 或者
同时发生地 和 iqwrt.
IQSEL
IQWRT
DAC1
获得
DAC1
INTERLEAVED
数据 在, 端口 1
DEINTERLEAVED
数据 输出
IQCLK
IQRESET
DAC2
获得
DAC2
2
端口 1
输入
获得
端口 2
输入
获得
图示 25. 获得 结构 interleaved 模式
定时 规格 为 interleaved 模式 是 给 在 计算数量
26 和 27.
数据 在
IQWRT
IQCLK
IOUTA
或者
IOUTB
t
LPW
t
PD
t
S
t
H
IQSEL
* 应用 至 下落 边缘 的 iqclk/iqwrt 和 iqsel 仅有的
t
H
*
图示 26. interleaved 模式 定时
D1 D2 D3 D4 D5
INTERLEAVED
数据
xx
xx
D1
D2
D3
D4
xx
IQSEL
IQWRT
IQCLK
IQRESET
dac 输出
端口 1
dac 输出
端口 2
图示 27. interleaved 模式 定时
这 数字的 输入 是 cmos-兼容 和 逻辑 门槛,
V
门槛
, 设置 至 大概 half 这 数字的 积极的 供应
(dvdd) 或者
V
门槛
= dvdd/
2
(
±
20
%
)
这 内部的 数字的 电路系统 的 这 ad9767 是 有能力 的 oper-
ating 在 一个 数字的 供应 范围 的 3 v 至 5.5 v. 作 一个 结果, 这
数字的 输入 能 也 accommodate ttl 水平 当 dvdd 是
设置 至 accommodate 这 最大 高 水平的 电压 的 这 ttl
驱动器 v
OH
(最大值). 一个 dvdd 的 3 v 至 3.3 v 将 典型地
确保 恰当的 兼容性 和 大多数 ttl 逻辑 families. 图-
ure 28 显示 这 相等的 数字的 输入 电路 为 这 数据 和
时钟 输入. 这 睡眠 模式 输入 是 类似的 和 这 例外
那 它 包含 一个 起作用的 拉-向下 电路, 因此 ensuring 那
这 ad9767 仍然是 使能 如果 这个 输入 是 left disconnected.
自从 这 ad9767 是 有能力 的 正在 updated 向上 至 125 msps,
这 质量 的 这 时钟 和 数据 输入 信号 是 重要的 在
实现 这 最佳的 效能. 运行 这 ad9767
和 减少 逻辑 swings 和 一个 相应的 数字的 供应
(dvdd) 将 结果 在 这 最低 数据 feedthrough 和 在-碎片
数字的 噪音. 这 驱动器 的 这 数字的 数据 接口 电路系统
应当 是 指定 至 满足 这 最小 建制 和 支撑 时间
的 这 ad9767 作 好 作 它的 必需的 最小值/最大值 输入 逻辑 水平的
门槛.
数字的 信号 paths 应当 是 保持 短的 和 run 长度 matched
至 避免 传播 延迟 mismatch. 这 嵌入 的 一个 低
值 电阻 网络 (i.e., 20
Ω
至 100
Ω
) 在 这 ad9767
数字的 输入 和 驱动器 输出 将 是 helpful 在 减少 任何
overshooting 和 ringing 在 这 数字的 输入 那 contribute 至
数字的 feedthrough. 为 变长 板 查出 和 高 数据 向上-
日期 比率, stripline 技巧 和 恰当的 阻抗 和
末端 电阻器 应当 是 考虑 至 维持 “clean”
数字的 输入.
这 外部 时钟 驱动器 电路系统 应当 提供 这 ad9767
和 一个 低 jitter 时钟 输入 meeting 这 最小值/最大值 逻辑 水平
当 供应 快 edges. 快 时钟 edges 将 帮助 降低
任何 jitter 那 将 manifest 它自己 作 阶段 噪音 在 一个 recon-
structed 波形. 因此, 这 时钟 输入 应当 是 驱动 用
这 fastest 逻辑 家族 合适的 为 这 应用.
便条 那 这 时钟 输入 可以 也 是 驱动 通过 一个 sine 波,
这个 是 集中 周围 这 数字的 门槛 (i.e., dvdd/2)
和 满足 这 最小值/最大值 逻辑 门槛. 这个 将 典型地 结果
在 一个 slight 降级 在 这 阶段 噪音, 这个 变为 更多
noticeable 在 高等级的 抽样 比率 和 输出 发生率.
也, 在 高等级的 抽样 比率, 这 20% 容忍 的 这 数字的
逻辑 门槛 应当 是 考虑 自从 它 将 影响 这 effec-
tive 时钟 职责 循环 和, subsequently, 截 在 这 必需的
数据 建制 和 支撑 时间.
DVDD
数字的
输入
图示 28. 相等的 数字的 输入
: 点此下载
