AD9857
–13–
rev. 0
-
T
DH
T
DS
T
DS
T
DH
I
0
TxENABLE
PDCLK
d<13:0>
Q
N
I
N
Q
1
I
1
Q
0
图示 19. 14-位 并行的 端口 定时 diagram—quadrature 调制 模式
T
DH
I
K
–
1
I
1
T
DS
T
DS
T
DH
I
0
TxENABLE
PDCLK
d<13:0>
I
2
I
3
I
K
T
DS
是 这 数据 建制 时间
T
DH
是 这 数据 支撑 时间
图示 20. 14-位 并行的 端口 定时 diagram—interpolating dac 模式
(看 这 profile 部分) 至 是 transferred 至 这 accumulator 的
这 dds, 因此 开始 这 频率 综合 处理.
之后 加载 这 频率 tuning 文字 至 一个 profile, 一个 fud 信号
是 不 需要 当 切换 在 profiles 使用 这 二 profile
选择 管脚 (ps0, ps1). when 切换 在 profiles, 这 fre-
quencytuning 文字 在 这 profile 寄存器 是 变为 有效的.
在 这 quadrature 调制 模式 这 pdclk 比率 是
两次
这 比率 的 这 i (或者 q) 数据 比率. 这 ad9857 expects interleaved
i 和 q 数据 words 在 这 并行的 端口 和 一个 文字 每 pdclk
rising 边缘. 一个 i 文字 和 一个 q 文字 一起 comprise 一个
内部的
样本
. 各自 样本 是 propagated along 这 内部的
数据 pathway 在 并行的.
在 这 interpolating dac 模式, 不管怎样, 这 pdclk 比率 是
这 一样 作 这 “i” 数据 比率 自从 这 “q” 数据 path 是 inactive.
在 这个 模式, 各自 pdclk rising 边缘 latches 一个 数据 文字 在
这 “i” 数据 path.
这 pdclk 是 提供 作 一个 持续的 时钟 (i.e., 总是
起作用的). 不管怎样, 这 assertion 的 pdclk 将 是 optionally
qualified 内部 用 这 pll 锁 指示信号 如果 这 用户 elects 至
设置 这 pll 锁 控制 位 在 这 适合的 控制 寄存器.
数据 有提供的 用 这 用户 至 这 14-位 并行的 端口 是 latched
在 这 设备 coincident 和 这 rising 边缘 的 这 pdclk.
在 这 quadrature 调制 模式 这 rising 边缘 的 这
txenable 信号 是 使用 至 同步 这 设备. 当
txenable 是 在 这 逻辑 0 状态, 这 设备 ignores 这 14-位
数据 应用 至 这 并行的 端口 和 准许 这 内部的 数据 path 至
是 flushed 用 forcing 0s 向下 这 i 和 q 数据 pathway. 在 这
rising 边缘 的 txenable 这 设备 是 准备好 为 这 first “i”
文字. 这 first “i” 文字 是 latched 在 这 设备 coincident 和
这 rising 边缘 的 pdclk. 这 next rising 边缘 的 pdclk
latches 在 一个 “q” 文字, 等., 直到 txenable 是 设置 至 一个 逻辑 0
状态 用 这 用户.
当 在 这 quadrature 调制 模式 它 是 重要的 那
这 用户 确保 那 一个 甚至 号码 的 pdclk 间隔 是
observed 在 任何 给 txenable 时期. 这个 是 因为
这 设备 必须 俘获
两个都
一个 i 和 一个 q 值 在之前 这 数据
能 是 processed along 这 内部的 数据 pathway.
这 定时 relationship 在 txenable, pdclk, 和
数据 是 显示 在 计算数量 19 和 20.
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