管脚 描述
(管脚 号码) (持续)
管脚 描述
AGND (5) 这 相似物 地面 管脚. 这个 管脚 sets
这 直流 偏差 水平的 为 这 过滤 部分
和 这 非-反相的 输入 的
运算-放大
#
1 和 必须 是 系 至 这
系统 地面 为 分割 供应
运作 或者 至 mid-供应 为 单独的
供应 运作 (看 部分 1.2).
当 系 至 mid-供应 这个 管脚
应当 是 好 绕过.
V
O1
(4),
INV1 (13)
V
O1
是 这 输出 和 INV1 是 这
反相的 输入 的 运算-放大
#
1. 这
非-反相的 输入 的 这个 运算-放大 是
内部 连接 至 这 AGND
管脚.
V
O2
(2),
INV2 (14),
NINV2 (1)
V
O2
是 这 输出, INV2 是 这
反相的 输入, 和 NINV2 是 这
非-反相的 输入 的 运算-放大
#
2.
V
+
(6), V
−
(10) 这 积极的 和 负的 供应
管脚. 这 总的 电源 供应 范围 是
5V 至 14v. 解耦 这些 管脚
和 0.1 µF 电容 是 高级地
推荐.
CLK 在 (9) 一个 CMOS 施密特-触发 输入 至 是
使用 和 一个 外部 CMOS 逻辑
水平的 时钟. 也 使用 为
自-clocking 施密特-触发 振荡器
(看 部分 1.1).
CLK R (11) 一个 TTL 逻辑 水平的 时钟 输入 当 在
分割 供应 运作 (
±
2.5v 至
±
7v) 和 l. Sh 系 至 系统
地面. 这个 管脚 变为 一个 低
阻抗 输出 当 l. Sh 是 系
至 V
−
. 也 使用 在 conjunction 和
这 CLK 在 管脚 为 一个 自 clocking
施密特-触发 振荡器 (看 部分
1.1).
l. Sh (12) 水平的 变换 管脚, 选择 这 逻辑
门槛 水平 为 这 desired
时钟. 当 系 至 V
−
它 使能 一个
内部的 触发-状态
®
缓存区 平台
在 这 施密特 触发 和 这
内部的 时钟 水平的 变换 平台 因此
enabling 这 CLK 在 施密特-触发
输入 和 制造 这 CLK R 管脚 一个
低 阻抗 输出.
当 这 电压 水平的 在 这个 输入
超过 [25
%
(v
+
−V
−
)+v
−
] 这
内部的 触发-状态 缓存区 是 无能
准许 这 CLK R 管脚 至 变为
这 时钟 输入 为 这 内部的 时钟
水平的 变换 平台. 这 CLK R
门槛 水平的 是 now 2V 在之上 这
电压 应用 至 这 l. Sh 管脚.
驱动 这 CLK R 管脚 和 TTL 逻辑
水平 能 是 accomplished 通过
这 使用 的 分割 供应 和 用 tying
这 l. Sh 管脚 至 系统 地面.
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