mpc875/mpc870 硬件 规格, rev. 3.0
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preliminary—subject 至 改变 没有 注意
freescale 半导体
特性
Table 1显示 这 符合实际 supported 用 这 members 的 这 mpc875/mpc870.
2Features
这 mpc875/870 是 包括 的 三 modules 那 各自 使用 这 32-位 内部的 总线: 一个 mpc8xx 核心, 一个 系统
integration 单位 (siu), 和 一个 communications 处理器 单元 (cpm).
这 下列的 列表 summarizes 这 关键 mpc875/870 特性:
• embedded mpc8xx 核心 向上 至 133 mhz
• 最大 频率 运作 的 这 外部 总线 是 80 mhz (在 1:1 模式)
— 这 133-mhz 核心 频率 支持 2:1 模式 仅有的.
— 这 66-/80-mhz 核心 发生率 支持 两个都 这 1:1 和 2:1 模式.
• 单独的-公布, 32-位 核心 (兼容 和 这 powerpc architecture 定义) 和 thirty-two 32-bit
一般-目的 寄存器 (gprs)
— 这 核心 执行 branch prediction 和 conditional prefetch 和 没有 conditional 执行.
— 8-kbyte 数据 cache 和 8-kbyte 操作指南 cache (看Table 1)
– 操作指南 cache 是 二-方法, 设置-associative 和 256 sets 在 2 blocks
– 数据 cache 是 二-方法, 设置-associative 和 256 sets
– cache coherency 为 两个都 操作指南 和 数据 caches 是 maintained 在 128-位 (4-文字) cache
blocks.
– caches 是 physically addressed, 执行 一个 least recently 使用 (lru) 替换 algorithm, 和
是 lockable 在 一个 cache 块 基准.
— mmus 和 32-entry tlb, 全部地 associative 操作指南 和 数据 tlbs
— mmus 支持 多样的 页 sizes 的 4, 16, 和 512 kbytes, 和 8 mbytes; 16 模拟的 地址 spaces
和 16 保护 groups
— 先进的 在-碎片 emulation debug 模式
• 向上 至 32-位 数据 总线 (动态 总线 sizing 为 8, 16, 和 32 bits)
• 32 地址 线条
• 记忆 控制 (第八 banks)
— 包含 完全 动态 内存 (dram) 控制
— 各自 bank 能 是 一个 碎片 选择 或者 ras
至 支持 一个 dram bank.
— 向上 至 30 wait states 可编程序的 每 记忆 bank
— glueless 接口 至 dram, simms, sram, eproms, flash eproms, 和 其它 记忆 设备
— dram 控制 可编程序的 至 支持 大多数 大小 和 速 记忆 接口
— 四 cas
线条, 四 我们线条, 和 一个 oe线条
表格 1. mpc875/870 设备
部分
Cache Ethernet
scc smc USB
安全
Engine
i cache d cache 10BaseT 10/100
MPC875 8 kbyte 8 kbyte 1 2 1 1 1 Yes
MPC870 8 kbyte 8 kbyte — 2 — 1 1 非
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