tlc1550i, tlc1550m, tlc1551i
10-位 相似物-至-数字的 转换器
和 并行的 输出
slas043c – 将 1991 – 修订 march 1995
2–8
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
principles 的 运作
这 运行 sequence 为 完全 数据 acquisition 是 显示 在 图示 3. processors 能 地址 这 tlc1550
和 tlc1551 作 一个 外部 记忆 设备 用 simply 连接 这 地址 线条 至 一个 解码器 和 这 解码器
输出 至 cs
. 像 其它 附带的 设备, 这 写 (wr) 和 读 (rd) 输入 信号 是 有效的 仅有的 当 cs 是 低.
once cs
是 低, 这 在-板 系统 时钟 准许 这 转换 至 begin 和 一个 简单的 写 command 和 这
转变 数据 至 是 提交 至 这 数据 总线 和 一个 简单的 读 command. 这 设备 仍然是 在 一个 抽样 (追踪)
模式 从 这 rising 边缘 的 eoc
直到 转换 begins 和 这 rising 边缘 的 wr, 这个 initiates 这 支撑 模式.
之后 这 支撑 模式 begins, 这 时钟 控制 这 转换 automatically. 当 这 转换 是 完全, 这
终止-的-转换 (eoc
) 信号 变得 低 表明 那 这 数字的 数据 有 被 transferred 至 这 输出 获得.
lowering cs
和 rd 然后 resets eoc和 transfers 这 数据 至 这 数据 总线 为 这 处理器 读 循环.
0.8 v
0.8 v
0.8 v
0.8 v
1.4 v
2 v
1.4 v
0.8 v
2 v
0.8 v
2 v
0.8 v
2 v
0.8 v
t
su(cs)
t
h(cs)
t
w(wr)
t
conv
t
su(cs)
t
h(cs)
t
dis(d)
t
v(d)
t
一个(d)
t
d(eoc)
0.8 v
2 v
CS
WR
RD
EOC
D0 – D9
数据 有效的
图示 3. tlc1550 或者 tlc1551 运行 sequence
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