TMS320LC549
fixed-要点 数字的 信号 处理器
sprs077b – 九月 1998 – 修订 二月 2000
9
邮递 办公室 盒 1443
•
houston, 德州 77251–1443
信号 描述 (持续)
终端
描述
名字
描述
类型
†
串行 端口 0 和 串行 端口 1 信号 (持续)
DX0
DX1
o/z
串行 端口 transmit 输出. 串行 数据 是 transmitted 从 这 xsr 通过 dx. dx0 和 dx1 是 放置 在 这
高-阻抗 状态 当 不 transmitting 和 当 emu1/止
是 低.
FSR0
FSR1
I
框架 同步 脉冲波 为 receive 输入. 这 下落 边缘 的 这 fsr 脉冲波 initiates 这 数据-receive
处理, beginning 这 clocking 的 这 rsr.
FSX0
FSX1
i/o/z
框架 同步 脉冲波 为 transmit 输入/输出. 这 下落 边缘 的 这 fsx 脉冲波 initiates 这 数据 transmit
处理, beginning 这 clocking 的 这 xsr. 下列的 重置, 这 default 运行 情况 的 fsx 是 一个 输入.
fsx0 和 fsx1 能 是 选择 用 软件 至 是 一个 输出 当 txm 在 这 串行 控制 寄存器 是 设置 至 1.
这个 管脚 变得 在 这 高-阻抗 状态 当 emu1/止是 低.
tdm 串行 端口 信号
TCLKR I tdm receive 时钟 输入
TDR I tdm 串行 数据-receive 输入
tfsr/tadd i/o tdm receive 框架 同步 或者 tdm 地址
TCLKX i/o/z tdm transmit 时钟
TDX o/z tdm 串行 数据-transmit 输出
tfsx/tfrm i/o/z tdm transmit 框架 同步
host-端口 接口 信号
HD0–HD7 i/o/z
并行的 双向的 数据 总线. hd0–hd7 是 放置 在 这 高-阻抗 状态 当 不 outputting 数据. 这
信号 go 在 这 高-阻抗 状态 当 emu1/止
是 低. 这些 管脚 各自 有 总线 holders 类似的 至
那些 在 这 地址/数据 总线, 但是 这个 是 总是 使能.
HCNTL0
HCNTL1
I 控制 输入
HBIL I 字节-identification 输入
HCS I 碎片-选择 输入
HDS1
HDS2
I 数据 strobe 输入
有 I 地址 strobe 输入
hr/w I 读/写 输入
HRDY o/z 准备好 输出. 这个 信号 变得 在 这 高-阻抗 状态 当 emu1/止是 低.
HINT o/z
中断 输出. 当 这 dsp 是 在 重置, 这个 信号 是 驱动 高
.
这 信号 变得 在 这 高-阻抗
状态 当 emu1/止
是 低.
HPIENA I
hpi 单元 选择 输入. 这个 信号 必须 是 系 至 一个 逻辑 1 状态 至 有 hpi 选择. 如果 这个 输入 是 left 打开
或者 连接 至 地面, 这 hpi 单元 将 不 是 选择, 内部的 pullup 为 这 hpi 输入 管脚 是 使能,
和 这 hpi 数据 总线 有 keepers 设置. 这个 输入 是 提供 和 一个 内部的 拉-向下 电阻 这个 是 起作用的
仅有的 当 rs
是 低. hpiena 是 抽样 当 rs变得 高 和 ignored 直到 rs变得 低 又一次. 谈及 至 这
电的 特性 部分 为 这 输入 电流 (所需的)东西 为 这个 管脚.
供应 管脚
CV
DD
供应 +V
DD
. cv
DD
是 这 专心致志的 电源 供应 为 这 核心 cpu.
DV
DD
供应 +V
DD
. dv
DD
是 这 专心致志的 电源 供应 为 i/o 管脚.
V
SS
供应 地面. v
SS
是 这 专心致志的 电源 地面 为 这 设备.
†
i = 输入, o = 输出, z = 高 阻抗
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