数据 薄板 s16725ej2v0ds
7
µ
PD72852A
1. 管脚 功能
1.1 缆索 接口 管脚
名字 管脚 非. i/o 函数
TpA0p 39 i/o 端口 0 twisted 一双 缆索 一个 积极的 阶段 i/o
TpA0n 38 i/o 端口 0 twisted 一双 缆索 一个 负的 阶段 i/o
TpB0p 37 i/o 端口 0 twisted 一双 缆索 b 积极的 阶段 i/o
TpB0n 36 i/o 端口 0 twisted 一双 缆索 b 负的 阶段 i/o
TpA1p 46 i/o 端口 1 twisted 一双 缆索 一个 积极的 阶段 i/o
TpA1n 45 i/o 端口 1 twisted 一双 缆索 一个 负的 阶段 i/o
TpB1p 44 i/o 端口 1 twisted 一双 缆索 b 积极的 阶段 i/o
TpB1n 43 i/o 端口 1 twisted 一双 缆索 b 负的 阶段 i/o
sus/res 19 I suspend/重新开始 函数 选择
1: suspend/重新开始 在 (ieee1394a-2000 一致的)
0: suspend/重新开始 止 (p1394a draft 1.3 compliant)
CPS 32 I 缆索 电源 状态
连接 至 这 缆索 通过 一个 390 k
Ω
电阻 和 至 地 通过 一个 100 k
Ω
电阻.
0: 缆索 电源 失败
1: 缆索 电源 在
1.2 link 接口 管脚
名字 管脚 非. i/o 函数
D0 8 i/o 数据 输入/输出 (位 0)
D1 9 i/o 数据 输入/输出 (位 1)
D2 11 i/o 数据 输入/输出 (位 2)
D3 12 i/o 数据 输入/输出 (位 3)
D4 14 i/o 数据 输入/输出 (位 4)
D5 15 i/o 数据 输入/输出 (位 5)
D6 17 i/o 数据 输入/输出 (位 6)
D7 18 i/o 数据 输入/输出 (位 7)
CTL0 5 i/o link 接口 控制 (位 0)
CTL1 6 i/o link 接口 控制 (位 1)
LREQ 63 I link 要求 输入
SCLK 2 O link 控制 输出 时钟
lps 1: 49.152 mhz 输出
lps 0: clamp 至 0 (这 时钟 信号 将 是 输出 在里面 25
µ
秒 之后 改变 至 “0”)
LPS 59 I link 电源 状态 输入
0: link 电源 止
1: link 电源 在 (phy/link 直接 连接)
LKON 58 O link-在 信号 输出
link-在 信号 是 6.144 mhz 时钟 输出.
请 谈及 至
4.2 link-在 indication
.
直接 50 I phy/link 分开 屏障 控制 输入
0: 分开 屏障
1: phy/link 直接 连接
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