12 altera 公司
最大值 7000a 可编程序的 逻辑 设备 家族 数据 薄板
可编程序的 interconnect 排列
逻辑 是 routed 在 labs 在 这 pia. 这个 global 总线 是 一个
可编程序的 path 那 connects 任何 信号 源 至 任何 destination 在
这 设备. 所有 最大值 7000a 专心致志的 输入, i/o 管脚, 和 macrocell
输出 喂养 这 pia, 这个 制造 这 信号 有 全部地 这
全部 设备. 仅有的 这 信号 必需的 用 各自 lab 是 的确 routed
从 这 pia 在 这 lab.图示 5显示 如何 这 pia 信号 是 routed
在 这 lab. 一个 可擦可编程只读存储器 cell 控制 一个 输入 至 一个 2-输入
和
门,
这个 选择 一个 pia 信号 至 驱动 在 这 lab.
图示 5. 最大值 7000a pia routing
当 这 routing 延迟 的 频道-为基础 routing schemes 在 masked 或者
地方-可编程序的 门 arrays (fpgas) 是 cumulative, 能变的, 和
path-依赖, 这 最大值 7000a pia 有 一个 predictable 延迟. 这 pia
制造 一个 设计’s 定时 效能 容易 至 预言.
i/o 控制 blocks
这 i/o 控制 块 准许 各自 i/o 管脚 至 是 individually 配置
为 输入, 输出, 或者 双向的 运作. 所有 i/o 管脚 有 一个 tri-state
缓存区 那 是 individually 控制 用 一个 的 这 global 输出 使能
信号 或者 直接地 连接 至 地面 或者 v
CC
.图示 6显示 这 i/o
控制 块 为 最大值 7000a 设备. 这 i/o 控制 块 有 6 或者
10 global 输出 使能 信号 那 是 驱动 用 这 真实 或者 complement
的 二 输出 使能 信号, 一个 subset 的 这 i/o 管脚, 或者 一个 subset 的 这
i/o macrocells.
至 lab
pia 信号
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