ad7804/ad7805/ad7808/ad7809
rev. 一个–12–
决定 用 mx1 和 mx0 在 这 频道 控制 寄存器 作
显示 在 表格 iii. 这 内部的 v
DD
/2 涉及 是 提供 在
这 竞赛 管脚. 这个 内部的 涉及 能 是 过载 和
一个 外部 涉及 因此 供应 这 facility 为 二 外部
references.
ad7804/ad7808 电源-向上 情况
当 电源 是 应用 至 这 设备, 这 设备 将 来到 向上 在
备用物品 模式 在哪里 所有 这 直线的 电路系统 excluding 这 谈及-
ence 是 切换 止. 图示 8 显示 这 相关的 default val-
ues 为 这 系统 控制 寄存器. 自从 一个 写 至 这 系统
控制 寄存器 是 必需的 至 除去 这 备用物品 情况 这
仅有的 位 为 这个 default 情况 是 适用 是
PD
和
sstby. 图示 9 详细信息 这 相关的 default 情况 为 这
频道 控制 寄存器.
PD
SSTBY
11
图示 8. default 情况 为 系统 控制 寄存器
在 电源-向上
STBY
CLR MX1 MX0
1 1 0 0
图示 9. default 情况 为 频道 控制 寄存器
在 电源-向上
之后 电源 有 被 应用 至 这 设备 这 下列的 proce-
dure 应当 是 followed 至 communicate 和 设置 向上 这 设备.
第一, 一个 写 至 这 系统 控制 寄存器 是 必需的 至 clear
这 sstby 位 和 改变 这 输入 编码 scheme 如果 必需的.
为 例子, 至 除去 备用物品 和 设置 向上 补偿 二进制的 输入
编码 0060hex 应当 是 写 至 这 输入 寄存器, 如果 twos
complement 编码 是 必需的 0020hex 应当 是 写 至
这 输入 寄存器. md1 和 md0 是 解码 在 这 输入
寄存器 和 这个 准许 这 数据 至 是 写 至 这 系统
控制 寄存器.
步伐 二 需要 writing 至 这 频道 控制 寄存器, 这个
准许 单独的 控制 在 各自 dac 在 这 包装 和
准许 这 v
偏差
为 这 dac 至 是 选择 作 好 作 单独的
dac 备用物品 和 clear 功能. 为 例子, 如果 频道 一个 是
至 是 配置 为 正常的 运作 和 内部的 涉及
选择 然后 4110hex 应当 是 写 至 这 输入 寄存器.
在 这 输入 寄存器, 这 md1 和 md0 位 是 解码 在
协会 和 这 地址 位 至 给 进入 至 这 必需的
频道 控制 寄存器. 这 第三 和 最终 步伐 是 至 写 数据
至 这 选择 dac. 至 写 half 规模 至 频道 一个 主要的
dac, 2200hex 应当 是 写 至 这 输入 寄存器, 这
msb 在 这 十六 位 stream 选择 这 主要的 dac 和 这
next 三 位 地址 这 dac 和 这 最终 10 位 包含
这 数据. 至 写 half 规模 至 频道 一个 sub dac, 然后 a200
应当 是 写 至 这 输入 寄存器. 这 flowchart 在 图示
10 显示 在 graphic 表格 这 步伐 必需的 在 communicating
和 这 ad7804/ad7808.
写 至 系统
控制 寄存器
写 至 频道
控制 寄存器
系统
配置
频道
配置
数据 写
N
N
N
N
Y
Y
Y
Y
所有 途径
配置
数据 加载
完全
写 至 选择
主要的 或者 sub dac
数据 寄存器
改变
频道
配置
改变
系统
配置
终止
电源-向上
图示 10. flowchart 为 controlling 这 dac 下列的
电源-向上
ad7805/ad7809 接口 部分
这 ad7805 和 ad7809 是 并行的 数据 输入 设备 和
包含 两个都 控制 寄存器 和 数据 寄存器. 这 系统
控制 寄存器 有 global 控制 在 所有 dacs 在 这 包装
当 这 频道 控制 寄存器 准许 控制 在 单独的
dacs 在 这 包装. 二 数据 寄存器 是 也 有, 一个
为 这 10-位 主要的 dac 和 这 第二 为 这 8-位 sub
dac. 在 这 并行的 模式,
CS
和
WR
, 在 协会 和 这
地址 管脚, 控制 这 加载 的 数据. 数据 是 transferred
从 这 数据 寄存器 至 这 dac 寄存器 下面 这 控制 的
这
LDAC
信号. 仅有的 数据 包含 在 这 dac 寄存器 deter-
mines 这 相似物 输出 的 任何 dac. 这 定时 图解 为
10-位 并行的 加载 是 显示 在 图示 2. 这 模式 管脚 在
这 设备 确定 whether writing 是 至 这 数据 寄存器 或者
至 这 控制 寄存器. 当 模式 是 在 一个 逻辑 一个, writing
是 至 这 数据 寄存器. 在 这 next 写 至 这 数据 寄存器 一个
位 在 这 频道 控制 寄存器 确定 whether 这 主要的
dac 或者 这 sub dac 是 addressed. 这个 意思 那 至 地址
也 这 主要的 或者 这 sub dac 这
主要的
/sub 位 在 这 控制
寄存器 有 至 是 设置 appropriately 在之前 这 数据 寄存器 写.
一个 逻辑 零 在 这 模式 管脚 使能 writing 至 这 控制
寄存器. 位 md0 确定 whether writing 是 至 这 系统
控制 寄存器 或者 至 这 addressed 频道 控制 寄存器.
bringing 这
CLR
线条 低 resets 这 dac 寄存器 至 一个 的
二 知道 情况 取决于 在 这 编码 scheme se-
lected. 这 硬件 clear affects 两个都 这 主要的 和 sub
dac 寄存器. 和 补偿 二进制的 编码 一个 clear sets 这 输出
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