AD7840
rev. b
–6–
运算 放大 部分
这 输出 从 这 电压 模式 dac 是 缓冲 用 一个
同相 放大器. 内部的 范围调整 电阻器 在 这 ad7840
配置 一个 输出 电压 范围 的
±
3 v 为 一个 输入 涉及
电压 的 +3 v. 这 arrangement 的 这些 电阻器 周围 这
输出 运算 放大 是 作 显示 在 图示 1. 这 缓存区 放大器 是
有能力 的 developing
±
3 v 横过 一个 2 k
Ω
和 100 pf 加载 至
地面 和 能 生产 6 v 顶峰-至-顶峰 sine 波 信号 至 一个
频率 的 20 khz. 这 输出 是 updated 在 这 下落 边缘
的 这
LDAC
输入. 这 放大器 settles 至 在里面 1/2 lsb 的
它的 最终 值 在 典型地 较少 比 2.5
µ
s.
这 小 信号 (200 mv p-p) 带宽 的 这 输出 缓存区
放大器 是 典型地 1 mhz. 这 输出 噪音 从 这 放大器-
fier 是 低 和 一个 图示 的 30 nv/
√
Hz
在 一个 频率 的 1 khz.
这 broadband 噪音 从 这 放大器 exhibits 一个 典型 顶峰-
至-顶峰 图示 的 150
µ
v 为 一个 1 mhz 输出 带宽. 图示
4 显示 一个 典型 plot 的 噪音 谱的 密度 相比 频率
为 这 输出 缓存区 放大器 和 为 这 在-碎片 涉及.
图示 4. 噪音 谱的 密度 vs. 频率
转移 函数
这 基本 电路 配置 为 这 ad7840 是 显示 在 图-
ure 5. 表格 ii 显示 这 完美的 输入 代号 至 输出 电压 re-
lationship 为 这个 配置. 输入 编码 至 这 dac 是 2s
complement 和 1 lsb = fs/16,384 = 6 v/16,384 = 366
µ
v.
图示 5. ad7840 基本 连接 图解
表格 ii. 完美的 输入/输出 代号 表格
dac 获得 内容
MSB LSB 相似物 输出, v
输出
*
0 1 1 1 1 1 1 1 1 1 1 1 1 1 +2.999634 v
0 1 1 1 1 1 1 1 1 1 1 1 1 0 +2.999268 v
0 0 0 0 0 0 0 0 0 0 0 0 0 1 +0.000366 v
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 v
1 1 1 1 1 1 1 1 1 1 1 1 1 1 –0.000366 v
1 0 0 0 0 0 0 0 0 0 0 0 0 1 –2.999634 v
1 0 0 0 0 0 0 0 0 0 0 0 0 0 –3 v
*assuming ref 在 = +3 v.
这 输出 电压 能 是 表示 在 条款 的 这 输入 代号,
n, 使用 这 下列的 expression:
V
输出
=
2
×
N
×
REFIN
16384
−
8192
≤
N
≤+
8191
接口 逻辑 信息
这 ad7840 包含 二 14-位 latches, 一个 输入 获得 和 一个
dac 获得. 数据 能 是 承载 至 这 输入 获得 在 一个 的 二
基本 接口 formats. 这 第一 是 一个 并行的 14-位 宽 数据
文字; 这 第二 是 一个 串行 接口 在哪里 16 位 的 数据 是
serially clocked 在 这 输入 获得. 在 这 并行的 模式,
CS
和
WR
控制 这 加载 的 数据. 当 这 串行 数据 format
是 选择, 数据 是 承载 使用 这 sclk,
同步
和 sdata
串行 输入. 数据 是 transferred 从 这 输入 获得 至 这
dac 获得 下面 控制 的 这
LDAC
信号. 仅有的 这 数据 在
这 dac 获得 确定 这 相似物 输出 的 这 ad7840.
并行的 数据 format
表格 iii 显示 这 真实 表格 为 ad7840 并行的 模式 运算-
限定. 这 ad7840 正常情况下 运作 和 一个 并行的 输入
数据 format. 在 这个 情况, 所有 14 位 的 数据 (appearing 在 数据
输入 d13 (msb) 通过 d0 (lsb)) 是 承载 至 这
ad7840 输入 获得 在 这 一样 时间.
CS
和
WR
控制 这
加载 的 这个 数据. 这些 控制 信号 是 水平的-triggered;
因此, 这 输入 获得 能 是 制造 transparent 用 支持
两个都 信号 在 一个 逻辑 低 水平的. 输入 数据 是 latched 在 这 在-
放 获得 在 这 rising 边缘 的
CS
或者
WR
.
这 dac 获得 是 也 水平的 triggered. 这 dac 输出 是 也不-
mally updated 在 这 下落 边缘 的 这
LDAC
信号. 不管怎样,
两个都 latches 不能 变为 transparent 在 这 一样 时间.
因此, 如果
LDAC
是 hardwired 低, 这 部分 运作 作 fol-
lows; 和
LDAC
低 和
CS
和
WR
高, 这 dac 获得 是
transparent. 当
CS
和
WR
go 低 (和
LDAC
安静的 低),
这 输入 获得 变为 transparent 但是 这 dac 获得 是 dis-
abled. 当
CS
或者
WR
返回 高, 这 输入 获得 是 锁
输出 和 这 dac 获得 变为 transparent 又一次 和 这 dac
输出 是 updated. 这 写 循环 定时 图解 为 并行的
数据 是 显示 在 图示 6. 图示 7 显示 这 simplified 并行的
输入 控制 逻辑 为 这 ad7840.
: 点此下载
