rev. c–6–
ad7476a/ad7477a/ad7478a
定时 规格
1
(v
DD
= 2.35 v 至 5.25 v; t
一个
= t
最小值
至 t
最大值
, 除非 否则 指出.)
限制 在 t
最小值
, t
最大值
参数 ad7476a/ad7477a/ad7478a 单位 描述
f
SCLK
2
10 khz 最小值
3
一个, b grades
20 khz 最小值
3
y 等级
20 mhz 最大值
t
转变
16
t
SCLK
AD7476A
14
t
SCLK
AD7477A
12
t
SCLK
AD7478A
t
安静
50 ns 最小值 最小 安静 时间 必需的 在 总线 relinquish
和 开始 的 next 转换
t
1
10 ns 最小值 最小
CS
脉冲波 宽度
t
2
10 ns 最小值
CS
至 sclk 建制 时间
t
3
4
22 ns 最大值 延迟 从
CS
直到 sdata 三-状态 无能
t
4
4
40 ns 最大值 数据 进入 时间 之后 sclk 下落 边缘
t
5
0.4 t
SCLK
ns 最小值 sclk 低 脉冲波 宽度
t
6
0.4 t
SCLK
ns 最小值 sclk 高 脉冲波 宽度
t
7
5
sclk 至 数据 有效的 支撑 时间
10 ns 最小值 V
DD
≤
3.3 v
9.5 ns 最小值 3.3 v < v
DD
≤
3.6 v
7 ns 最小值 V
DD
> 3.6 v
t
8
6
36 ns 最大值 sclk 下落 边缘 至 sdata 高 阻抗
看 便条 7 ns 最小值 sclk 下落 边缘 至 sdata 高 阻抗
t
电源-向上
8
1
µ
s 最大值 电源-向上 时间 从 全部 电源-向下
注释
1
有保证的 用 描绘. 所有 输入 信号 是 指定 和 tr = tf = 5 ns (10% 至 90% 的 v
DD
) 和 安排时间 从 一个 电压 水平的 的 1.6 v.
2
mark/空间 比率 为 这 sclk 输入 是 40/60 至 60/40.
3
最小 f
SCLK
在 这个 规格 是 有保证的.
4
量过的 和 这 加载 电路 的 图示 1 和 定义 作 这 时间 必需的 为 这 输出 至 交叉 0.8 v 或者 1.8 v 当 v
DD
= 2.35 v 和 0.8 v 或者 2.0 v 为 v
DD
>2.35 v.
5
量过的 和 50 pf 加载 电容.
6
t
8
是 获得 从 这 量过的 时间 带去 用 这 数据 输出 至 改变 0.5 v 当 承载 和 这 电路 的 图示 1. 这 量过的 号码 is 然后 extrapolated
后面的 至 除去 这 影响 的 charging 或者 discharging 这 50 pf 电容. 这个 意思 那 这 时间, t
8
, quoted 在 这 定时 特性 是 这 真实 总线 relinquish
时间 的 这 部分 和 是 独立 的 这 总线 加载.
7
t
7
值 也 应用 至 t
8
最小 值.
8
看 电源-向上 时间 部分.
规格 主题 至 改变 没有 注意.
至输出
管脚
C
L
50pF
200
一个
I
OH
200
一个
I
OL
1.6v
图示 1. 加载 电路 为 数字的 输出 定时 规格
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