DS1602
2的 10
运作
这 主要的 elements 的 这 ds1602 是 显示 在 图示 1. 作 显示, communications 至 和 从 这
消逝 时间 计数器 出现 在 一个 3–wire 串行 端口. 这 端口 是 使活动 用 驱动
RST
至 一个 高 状态.
和
RST
在 高 水平的, 8 位 是 承载 在 这 协议 变换 寄存器 供应 读/写, 寄存器
选择, 寄存器 clear, 和 振荡器 修整 信息. 各自 位 是 serially 输入 在 这 rising 边缘 的 这
时钟 输入. 之后 这 第一 第八 时钟 循环 有 承载 这 协议 寄存器 和 一个 有效的 协议,
额外的 clocks 将 输出 数据 为 一个 读 或者 输入 数据 为 一个 写. v
CC
必须 是 呈现 至 进入 这
ds1602. 如果 v
CC
< v
bat,
这 ds1602 将 go 在 一个 电池 backup 模式 这个 使不能运转 这 串行 端口 至
conserve 电池 capacity. 为 电池 仅有的 行动, 这 v
BAT
管脚 必须 是 grounded 和 这 v
CC
管脚
必须 是 连接 至 这 电池. 这个 将 保持 这 ds1602 输出 的 电池 backup 模式. 电池
powered 运作 向下 至 2.5v 是 可能 和 减少 速 效能 在 这 串行 端口.
协议 寄存器
这 协议 位 定义 是 显示 在 图示 2. 有效的 protocols 和 这 结果 actions 是 显示 在
表格 1. 各自 数据 转移 至 这 协议 寄存器 designates what action 是 至 出现. 作 定义, 这
msb (位 7 这个 是 designated acc) 选择 这 32–bit 持续的 计数器 为 进入. 如果 acc 是 一个
logical 1 这 持续的 计数器 是 选择 和 这 32 时钟 循环 那 follow 这 协议 将 也
读 或者 写 这个 计数器. 如果 这 计数器 是 正在 读, 这 内容 将 是 latched 在 一个 不同的 寄存器
在 这 终止 的 协议 和 这 latched 内容 将 是 读 输出 在 这 next 32 时钟 循环. 这个 避免
读 garbled 数据 如果 这 计数器 是 clocked 用 这 振荡器 在 一个 读. similarly, 如果 这 计数器 是 至
是 写, 这 数据 是 缓冲 在 一个 寄存器 和 所有 32 位 是 jammed 在 这 计数器 同时发生地 在
这 rising 边缘 的 这 32
nd
时钟. 这 next 位 (位 6 这个 是 designated avc) 选择 这 32–bit v
CC
起作用的 计数器 为 进入. 如果 avc 是 一个 logical 1 这个 计数器 是 选择 和 这 32 时钟 循环 那 follow
将 也 读 或者 写 这个 计数器. 如果 两个都 位 7 和 位 6 是 写 至 一个 逻辑 高, 所有 时钟 循环
在之外 这 协议 是 ignored 和 位 5, 4, 和 3 是 承载 在 这 振荡器 修整 寄存器. 一个 值 的
二进制的 3 (011) 将 给 一个 时钟 精度 的 ±120 秒 每 month 在 25
°
c. 增加 这 二进制的
号码 对着 7 将 导致 这 real 时间 时钟 至 run faster. 相反地, lowering 这 二进制的 号码
对着 0 将 导致 这 时钟 至 run slower. 二进制的 000 将 停止 这 振荡器 完全地. 这个 特性
能 是 使用 至 conserve 电池 生命 在 存储. 在 这个 模式 这 i
BAT
电流 是 减少 至 100 na
最大. 在 产品 在哪里 振荡器 修整 是 不 实际的 或者 不 需要, 一个 default 设置 的
011 是 推荐. 位 2 的 协议 (designated ccc) 是 使用 至 clear 这 持续的 计数器. 当
设置 至 逻辑 1, 这 持续的 计数器 将 重置 至 0 当
RST
是 带去 低. 位 1 的 协议 (designated
cvc) 是 使用 至 clear 这 v
CC
起作用的 计数器. 当 设置 至 logical 1, 这 v
CC
起作用的 计数器 将 重置 至 0
当
RST
是 带去 低. 两个都 counters 能 是 重置 同时发生地 用 设置 ccc 和 cvc 两个都 至 一个
logical 1. 位 0 的 这 协议 (designated rd) 确定 whether 这 32 clocks 至 follow 将 写 一个
计数器 或者 读 一个 计数器. 当 rd 是 设置 至 一个 logical 0 一个 写 action 将 follow 当 rd 是 设置 至 一个
logical 1 一个 读 action 将 follow. 当 sending 这 协议, 8 位 应当 总是 是 sent. sending 较少
比 8 位 能 生产 erroneous 结果. 如果 clearing 这 counters 或者 修整 这 振荡器, 这 数据
转移 能 是 terminated 之后 这 8–bit 协议 是 sent. 不管怎样, 当 读 或者 writing 这 counters,
32 时钟 循环 应当 总是 follow 这 协议.
重置 和 时钟 控制
所有 数据 transfers 是 initiated 用 驱动 这
RST
输入 高. 这
RST
输入 有 二 功能. 第一,
RST
转变 在 这 串行 端口 逻辑 这个 准许 进入 至 这 协议 寄存器 为 这 协议 数据 entry.
第二, 这
RST
信号 提供 一个 方法 的 terminating 这 协议 转移 或者 这 32–bit 计数器
转移. 一个 时钟 循环 是 一个 sequence 的 一个 下落 边缘 followed 用 一个 rising 边缘. 为 写 输入, 数据
必须 是 有效的 在 这 rising 边缘 的 这 时钟. 数据 位 是 输出 在 这 下落 边缘 的 这 时钟
当 数据 是 正在 读. 所有 数据 transfers terminate 如果 这
RST
输入 是 transitioned 低 和 这 dq 管脚
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