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ADS7843
16-clocks 每 转换
这 控制 位 为 转换 n+1 能 是 overlapped 和
转换 ‘n’ 至 准许 为 一个 转换 每 16 时钟
循环, 作 显示 在 图示 6. 这个 图示 也 显示 pos-
sible 串行 交流 occurring 和 其它 串行 pe-
ripherals 在 各自 字节 转移 在 这 处理器
和 这 转换器. 这个 是 可能 提供 那 各自
转换 完成 在里面 1.6ms 的 开始. 否则,
这 信号 那 有 被 captured 在 这 输入 样本/支撑
将 droop 足够的 至 影响 这 转换 结果. 便条 那
这 ads7843 是 全部地 powered 当 其它 串行 communi-
cations 是 带去 放置 在 一个 转换.
数字的 定时
图示 7 和 表格 vi 提供 详细地 定时 为 这 数字的
接口 的 这 ads7843.
15-clocks 每 转换
图示 8 提供 这 fastest 方法 至 时钟 这 ads7843.
这个 方法 将 不 工作 和 这 串行 接口 的 大多数
微控制器 和 数字的 信号 processors 作 它们 是
一般地 不 有能力 的 供应 15 时钟 循环 每 串行
转移. 不管怎样, 这个 方法 可以 是 使用 和 地方
可编程序的 门 arrays (fpgas) 或者 应用 明确的
整体的 电路 (asics). 便条 那 这个 effectively 在-
creases 这 最大 转换 比率 的 这 转换器 是-
yond 这 值 给 在 这 规格 tables, 这个
假设 16 时钟 循环 每 转换.
标识 描述 最小值 典型值 最大值 单位
t
ACQ
acquisition 时间 1.5
µ
s
t
DS
din 有效的 较早的 至 dclk rising 100 ns
t
DH
din 支撑 之后 dclk 高 10 ns
t
做
dclk 下落 至 dout 有效的 200 ns
t
DV
cs 下落 至 dout 使能 200 ns
t
TR
cs rising 至 dout 无能 200 ns
t
CSS
cs 下落 至 第一 dclk rising 100 ns
t
CSH
cs rising 至 dclk ignored 0 ns
t
CH
dclk 高 200 ns
t
CL
dclk 低 200 ns
t
BD
dclk 下落 至 busy rising 200 ns
t
BDV
cs 下落 至 busy 使能 200 ns
t
BTR
cs rising 至 busy 无能 200 ns
表格 vi. 定时 规格 (+v
CC
= +2.7v 和
在之上, t
一个
= –40
°
c 至 +85
°
c, c
加载
= 50pf).
PD0
t
BDV
t
DH
t
CH
t
CL
t
DS
t
CSS
t
DV
t
BD
t
BD
t
TR
t
BTR
t
D0
t
CSH
DCLK
CS
11
DOUT
BUSY
DIN
10
图示 7. 详细地 定时 图解.
图示 8. 最大 转换 比率, 15-clocks 每 转换.
1
DCLK
CS
11
DOUT
BUSY
A2S
DIN
A1 A0
模式
sgl/
DIF
PD1 PD0
109876543210 111098765432
A1 A0
15 1 15 1
A2SA1A0
模式
sgl/
DIF
PD1 PD0
A2S
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