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®
ADS8320
标识 描述 最小值 典型值 最大值 单位
t
SMPL
相似物 输入 样本 时间 4.5 5.0
clk 循环
t
CONV
转换 时间 16
clk 循环
t
CYC
throughput 比率 100 kHz
t
CSD
cs 下落 至 0 ns
dclock 低
t
SUCS
cs 下落 至 20 ns
dclock rising
t
hDO
dclock 下落 至 5 15 ns
电流 d
输出
不 有效的
t
dDO
dclock 下落 至 next 30 50 ns
D
输出
有效的
t
dis
cs rising 至 d
输出
触发-状态 70 100 ns
t
en
dclock 下落 至 d
输出
20 50 ns
使能
t
f
D
输出
下降 时间 5 25 ns
t
r
D
输出
上升 时间 7 25 ns
图示 3. ads8320 基本 定时 图解.
表格 i. 定时 规格 (v
CC
= 2.7v 和 在之上,
–40
°
c 至 +85
°
c.
描述 相似物 值
全部 规模 范围 V
REF
least 重大的 V
REF
/65535
位 (lsb)
二进制的 代号 十六进制 代号
全部 规模 V
REF
–1 lsb 1111 1111 1111 1111 FFFF
Midscale V
REF
/2 1000 0000 0000 0000 8000
midscale – 1lsb V
REF
/2 – 1 lsb 0111 1111 1111 1111 7FFF
零 0V 0000 0000 0000 0000 0000
数字的 输出
笔直地 二进制的
表格 ii. 完美的 输入 电压 和 输出 代号.
串行 接口
这 ads8320 communicates 和 微处理器 和 其它
数字的 系统 通过 一个 同步的 3-线 串行 接口 作
显示 在 图示 3 和 表格 i. 这 dclock 信号 syn-
chronizes 这 数据 转移 和 各自 位 正在 transmitted 在
这 下落 边缘 的 dclock. 大多数 接到 系统 将
俘获 这 bitstream 在 这 rising 边缘 的 dclock. 如何-
总是, 如果 这 最小 支撑 时间 为 d
输出
是 可接受的, 这
系统 能 使用 这 下落 边缘 的 dclock 至 俘获 各自
位.
一个 下落 cs 信号 initiates 这 转换 和 数据 转移.
这 第一 4.5 至 5.0 时钟 时期 的 这 转换 循环 是
使用 至 样本 这 输入 信号. 之后 这 第二 下落
dclock 边缘, d
输出
是 使能 和 将 输出 一个 低
值 为 一个 时钟 时期. 为 这 next 16 dclock
时期, d
输出
将 输出 这 转换 结果, 大多数 signifi-
cant 位 第一. 之后 这 least 重大的 位 (b0) 有 被
输出, subsequent clocks 将 repeat 这 输出 数据 但是 在
一个 least 重大的 位 第一 format.
之后 这 大多数 重大的 位 (b15) 有 被 重复的, d
输出
将 触发-状态. subsequent clocks 将 有 非 效应 在 这
转换器. 一个 新 转换 是 initiated 仅有的 当 cs 有
被 带去 高 和 returned 低.
数据 format
这 输出 数据 从 这 ads8320 是 在 笔直地 二进制的
format 作 显示 在 表格 ii. 这个 表格 代表 这 完美的
输出 代号 为 这 给 输入 电压 和 做 不 包含
这 影响 的 补偿, 增益 错误, 或者 噪音.
电源 消耗
这 architecture 的 这 转换器, 这 半导体 fabrica-
tion 处理, 和 一个 细致的 设计 准许 这 ads8320 至
转变 在 向上 至 一个 100khz 比率 当 需要 非常 little
电源. 安静的, 为 这 绝对 最低 电源 消耗, 那里
是 一些 things 至 保持 在 mind.
这 电源 消耗 的 这 ads8320 scales 直接地 和
转换 比率. 因此, 这 第一 步伐 至 实现 这
最低 电源 消耗 是 至 find 这 最低 转换
比率 那 将 satisfy 这 (所需的)东西 的 这 系统.
在 增加, 这 ads8320 是 在 电源 向下 模式 下面 二
情况: 当 这 转换 是 完全 和 whenever
cs 是 高 (看 图示 3). ideally, 各自 转换 应当
出现 作 quickly 作 可能, preferably 在 一个 2.4mhz 时钟
比率. 这个 方法, 这 转换器 spends 这 longest 可能
时间 在 这 电源-向下 模式. 这个 是 非常 重要的 作 这
转换器 不 仅有的 使用 电源 在 各自 dclock 转变
(作 是 典型 为 数字的 cmos 组件) 但是 也 使用
一些 电流 为 这 相似物 电路系统, 此类 作 这 compara-
tor. 这 相似物 部分 dissipates 电源 continuously, 直到
这 电源 向下 模式 是 entered.
cs/shdn
D
输出
DCLOCK
完全 循环
电源 向下
ConversionSample
使用 积极的 时钟 边缘 为 数据 转移
t
SUCS
t
CONV
t
SMPL
便条: 最小 22 时钟 循环 必需的 为 16-位 转换. 显示 是 24 时钟 循环.
如果 cs 仍然是 低 在 这 终止 的 转换, 一个 新 datastream 和 lsb-第一 是 shifted 输出 又一次.
B1
(msb)
B2 B3 B4 B5 B6 B7 B8 B16
(lsb)
B9 B15B10 B14B11 B13B12
hi-z
0
hi-z
t
CSD
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