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DF1704
重置
这 df1704 有 两个都 一个 内部的 电源-在 重置 电路 和
一个 重置 管脚, rst (管脚 14), 为 供应 一个 外部 重置
信号. 这 内部的 电源-在 重置 是 执行 自动地-
cally 当 电源 是 应用 至 这 df1704, 作 显示 在
图示 2. 这 rst 管脚 能 是 使用 至 同步 这
df1704 和 一个 系统 重置 信号, 作 显示 在 图示 3.
系统 时钟 (所需的)东西
这 系统 时钟 的 这 df1704 能 是 有提供的 用 也
一个 外部 时钟 信号 在 xti (管脚 6), 或者 用 这 在-碎片
结晶 振荡器. 这 系统 时钟 比率 必须 run 在 256f
S
,
384f
S
, 512f
S
, 或者 768f
S
, 在哪里 f
S
是 这 音频的 抽样 比率.
它 应当 是 指出 那 一个 768f
S
系统 时钟 不能 是 使用
当 f
S
= 96khz. 在 增加, 这 在-碎片 结晶 振荡器
是 限制 至 一个 最大 频率 的 24.576mhz. 表格 i
显示 这 典型 系统 时钟 发生率 为 选择
样本 比率.
这 df1704 包含 一个 系统 时钟 发现 电路 那
确定 这 系统 时钟 比率 在 使用. 这 电路 com-
pares 这 系统 时钟 输入 (xti) 频率 和 这
lrcin 输入 比率 至 决定 这 系统 时钟 乘法器.
ideally, lrcin 和 bckin 应当 是 获得 从 这
系统 时钟 至 确保 恰当的 同步. 如果 这 阶段
区别 在 这 系统 时钟 和 lrcin 是 大
比
±
6 位 时钟 (bckin) 时期, 这 同步 的
这 系统 和 lrcin clocks 将 是 执行 自动地-
cally 用 这 df1704.
定时 (所需的)东西 为 这 系统 时钟 输入 是 显示 在
图示 1.
音频的 输入 接口
这 音频的 输入 接口 是 包括 的 bckin (管脚 2),
lrcin (管脚 28), 和 din (管脚 1).
bckin 是 这 输入 位 时钟, 这个 是 使用 至 时钟 数据
应用 在 din 在 这 df1704’s 输入 串行 接口.
输入 数据 在 din 是 clocked 在 这 df1704 在 这 rising
边缘 的 bckin. 这 left/正确的 时钟, lrcin, 是 使用 作 一个
文字 获得 为 这 音频的 输入 数据.
bckin 能 run 在 32f
S
, 48f
S
, 或者 64f
S
, 在哪里 f
S
是 这 音频的
样本 频率. lrcin 是 run 在 这 f
S
比率. 计算数量 4 (一个)
通过 4 (c) 显示 这 输入 数据 formats, 这个 是 sel-
ected 用 硬件 或者 软件 控制. 图示 5 显示 这
音频的 输入 接口 定时 (所需的)东西.
系统 时钟 频率 (mhz)
抽样 比率 频率 (f
S
) 256f
S
384f
S
512f
S
768f
S
32kHz 8.1920 12.2880 16.3840 24.5760
44.1khz 11.2896 16.9340 22.5792 33.8688
(1)
48kHz 12.2880 18.4320 24.5760 36.8640
(1)
96kHz 24.5760
(3)
36.8640
(1)
49.1520
(1)
看 注释 1, 2
注释: (1) 最大 结晶 振荡器 频率 是 24.576mhz 和 不能 是 使用 为 这些 结合体. (2) 768f
S
系统 时钟 不能 是 使用 和 96khz
抽样 比率. (3) 使用 外部 系统 时钟 应用 在 xti.
表格 i. 典型 系统 时钟 发生率.
图示 1. 系统 时钟 定时.
1024 系统 clocks
重置
重置 除去
V
DD
2.2v
2.6v
1.8v
内部的 重置
系统 时钟
图示 2. 内部的 电源-在 重置 定时.
图示 3. 外部 forces 重置 定时.
t
SCKH
系统 时钟 脉冲波 宽度 高 :t
SCKIH
:7ns 最小值
(1)
系统 时钟 脉冲波 宽度 低 :t
SCKIL
:7ns 最小值
(1)
t
SCKL
2.0v
0.8v
“H”
“L”
XTI
便条: (1) 为 f
S
= 96khz 和 sck = 256f
S
, t
SCKIH
= 14ns (最小值)
t
SCKIL
= 14ns (最小值)
为 f
S
≠
96khz 和 sck = 256f
S
, t
SCKIH
= 20ns (最小值)
t
SCKIL
= 20ns (最小值)
1024 系统 (xti) clocks
重置
重置 除去
系统 时钟
内部的 重置
RST
t
RST
t
RST
≥
20ns
在 这 电源-在 重置 时期 (1024 系统 clocks), 这
df1704 输出 是 强迫 低. 为 一个 外部 强迫
重置, 这 输出 是 强迫 低 在 这 initialization
时期 (1024 系统 clocks), 这个 occurs 之后 这 低-
至-高 转变 的 这 rst 管脚 作 显示 在 图示 3.
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