MC74HC165A
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管脚 描述
输入
一个, b, c, d, e, f, g, h (pins 11, 12, 13, 14, 3, 4, 5, 6)
并行的 数据 输入. 数据 在 这些 输入 是
asynchronously entered 在 并行的 在 这 内部的
flip–flops 当 这 串行 变换/并行的 加载
输入 是 低.
sa (管脚 10)
串行 数据 输入. 当 这 串行 变换/并行的 加载
输入 是 高, 数据 在 这个 管脚 是 serially entered 在 这 第一
平台 的 这 变换 寄存器 和 这 rising 边缘 的 这 时钟.
控制 输入
串行 变换/并行的 加载
(管脚 1)
data–entry 控制 输入. 当 一个 高 水平的 是 应用 至
这个 管脚, 数据 在 这 串行 数据 输入 (sa) 是 shifted 在 这
寄存器 和 这 rising 边缘 的 这 时钟. 当 一个 低 水平的
是 应用 至 这个 管脚, 数据 在 这 并行的 数据 输入 是
asynchronously 承载 在 各自 的 这 第八 内部的 stages.
时钟, 时钟 inhibit (管脚 2, 15)
时钟 输入. 这些 二 时钟 输入 函数 相（恒）等.
也 将 是 使用 作 一个 active–high 时钟 inhibit.
不管怎样, 至 避免 翻倍 clocking, 这 inhibit 输入 应当
go 高 仅有的 当 这 时钟 输入 是 高.
这 变换 寄存器 是 完全地 静态的, 准许 时钟
比率 向下 至 直流 在 一个 持续的 或者 intermittent 模式.
输出
Q
H
, q
H
(管脚 9, 7)
complementary 变换 寄存器 输出. 这些 管脚 是 这
noninverted 和 inverted 输出 的 这 eighth 平台 的 这
变换 寄存器.
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