SN74LS299
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2
连接 图解 插件
(顶 视图)
时钟 脉冲波 (起作用的 positive–going 边缘) 输入
串行 数据 输入 为 正确的 变换
串行 数据 输入 为 left 变换
并行的 数据 输入 或者
并行的 输出 (3–state)
3–state 输出 使能 (起作用的 低) 输入
串行 输出
异步的 主控 重置 (起作用的 低) 输入
模式 选择 输入
CP
DS0
DS7
i/o
n
OE
1
, oe
2
Q
0
, q
7
MR
S
0
, s
1
0.5 u.l.
0.5 u.l.
0.5 u.l.
0.5 u.l.
65 u.l.
0.5 u.l.
10 u.l.
0.5 u.l.
1 u.l.
0.25 u.l.
0.25 u.l.
0.25 u.l.
0.25 u.l.
15 u.l.
0.25 u.l.
5 u.l.
0.25 u.l.
0.5 u.l.
注释:
一个) 1 ttl 单位 加载 (u.l.) = 40
m
一个 高/1.6 毫安 低.
高 低
(便条 一个)
加载
管脚 names
18 17 16 15 14 13
1234 56
7
20 19
8
V
CC
S
0
S
1
D
s7
Q
7
i/o
7
i/o
3
i/o
5
i/o
1
OE
1
OE
2
i/o
6
i/o
4
i/o
2
i/o
0
Q
0
910
MR
地
12 11
CP DS
0
便条:
这 flatpak 版本 有 这 一样
pinouts (连接 图解) 作
这 双 在-线条 包装.
S
1
S
0
DS
0
时钟
Q
0
MR
OE
1
OE
2
D
CLR
Q
CK
i/o
0
i/o
1
i/o
2
i/o
3
i/o
4
i/o
5
i/o
6
i/o
7
D
S7
Q
7
V
CC
= 管脚 20
地 = 管脚 10
= 管脚 号码
14
1
2
67
3
8
45
9
11
12
13 15 16
17
18
19
D
CLR
Q
CK
D
CLR
Q
CK
D
CLR
Q
CK
D
CLR
Q
CK
D
CLR
Q
CK
D
CLR
Q
CK
D
CLR
Q
CK
逻辑 图解