tlc548c, tlc548i, tlc549c, tlc549i
8-位 相似物-至-数字的 转换器
和 串行 控制
slas067c – 十一月 1983 – 修订 九月 1996
8
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
principles 的 运作
这 tlc548 和 tlc549 是 各自 完全 数据 acquisition 系统 在 一个 单独的 碎片. 各自 包含 一个 内部的
系统 时钟, 样本-和-支撑 函数, 8-位 a/d converter, 数据 register, 和 控制 逻辑 circuitry. 为 flexibility
和 进入 速, 那里 是 二 控制 输入: i/o 时钟 和 碎片 选择 (cs
). 这些 控制 输入 和 一个
ttl-兼容 3-状态 输出 facilitate 串行 communications 和 一个 微处理器 或者 minicomputer. 一个 转换
能 是 完成 在 17
µ
s 或者 较少, 当 完全 输入-转换-输出 循环 能 是 重复的 在 22
µ
s 为 这
tlc548 和 在 25
µ
s 为 这 tlc549.
这 内部的 系统 时钟 和 i/o 时钟 是 使用 independently 和 做 不 需要 任何 特定的 速 或者 阶段
relationships 在 它们. 这个 independence 使简化 这 硬件 和 软件 控制 tasks 为 这 设备.
预定的 至 这个 independence 和 这 内部的 一代 的 这 系统 时钟, 这 控制 硬件 和 软件 需要
仅有的 是 影响 和 读 这 previous 转换 结果 和 开始 这 转换 用 使用 这 i/o 时钟. 在
这个 manner, 这 内部的 系统 时钟 驱动 这 “conversion crunching” 电路系统 所以 那 这 控制 硬件 和
软件 需要 不 是 影响 和 这个 task.
当 cs
是 高, 数据 输出 是 在 一个 高-阻抗 情况 和 i/o 时钟 是 无能. 这个 cs 控制 函数
准许 i/o 时钟 至 share 这 一样 控制 逻辑 要点 和 它的 counterpart 终端 当 额外的 tlc548 和
tlc549 设备 是 使用. 这个 也 serves 至 降低 这 必需的 控制 逻辑 terminals 当 使用 多样的
tlc548 和 tlc549 设备.
这 控制 sequence 有 被 设计 至 降低 这 时间 和 努力 必需的 至 initiate 转换 和 获得
这 转换 结果. 一个 正常的 控制 sequence 是:
1. CS
是 brought 低. 至 降低 errors 造成 用 噪音 在 cs, 这 内部的 电路系统 waits 为 二 rising edges
和 然后 一个 下落 边缘 的 这 内部的 系统 时钟 之后 一个 cs
↓
在之前 这 转变 是 公认的. 不管怎样,
在之上 一个 cs
rising 边缘, 数据 输出 变得 至 一个 高-阻抗 状态 在里面 这 指定 t
dis
甚至 though 这
rest 的 这 整体的 电路系统 做 不 认识 这 转变 直到 这 指定 t
su(cs)
有 消逝. 这个
技巧 保护 这 设备 相反 噪音 当 使用 在 一个 嘈杂的 环境. 这 大多数 重大的 位 (msb)
的 这 previous 转换 结果 initially 呈现 在 数据 输出 当 cs
变得 低.
2. 这 下落 edges 的 这 第一 四 i/o 时钟 循环 变换 输出 这 第二, 第三, fourth, 和 fifth 大多数 重大的
位 的 这 previous 转换 结果. 这 在-碎片 样本-和-支撑 函数 begins 抽样 这 相似物
输入 之后 这 fourth 高-至-低 转变 的 i/o 时钟. 这 抽样 运作 basically involves 这
charging 的 内部的 电容 至 这 水平的 的 这 相似物 输入 电压.
3. 三 更多 i/o 时钟 循环 是 然后 应用 至 这 i/o 时钟 终端 和 这 sixth, seventh, 和 eighth
转换 位 是 shifted 输出 在 这 下落 edges 的 这些 时钟 循环.
4. 这 最终 (这 eighth) 时钟 循环 是 应用 至 i/o 时钟. 这 on-chip sample-and-hold 函数 begins 这
支撑 运作 在之上 这 高-至-低 转变 的 这个 时钟 循环. 这 支撑 函数 持续 为 这 next 四
内部的 系统 时钟 循环, 之后 这个 这 支持 函数 terminates 和 这 转换 是 执行
在 这 next 32 系统 时钟 循环, 给 一个 总的 的 36 循环. 之后 这 eighth i/o 时钟 循环, cs
必须
go 高 或者 这 i/o 时钟 必须 仍然是 低 为 在 least 36 内部的 系统 时钟 循环 至 准许 为 这 completion
的 这 支撑 和 转换 功能. cs
能 是 保持 低 在 时期 的 多样的 转换. 当
keeping cs
低 在 时期 的 多样的 转换, 特定的 小心 必须 是 exercised 至 阻止 噪音
glitches 在 这 i/o 时钟 线条. 如果 glitches 出现 在 i/o 时钟, 这 i/o sequence 在 这
微处理器/控制 和 这 设备 loses 同步. 当 cs
是 带去 高, 它 必须 仍然是 高
直到 这 终止 的 转换. 否则, 一个 有效的 高-至-低 转变 的 cs
导致 一个 重置 情况, 这个
aborts 这 转换 在 progress.
一个 新 转换 将 是 started 和 这 ongoing 转换 同时发生地 aborted 用 performing 步伐 1 通过
4 在之前 这 36 内部的 系统 时钟 循环 出现. 此类 action 产量 这 转换 结果 的 这 previous 转换
和 不 这 ongoing 转换.
: 点此下载
