W981204AH
8m x 4 banks x 4 位 sdram
修订 1.0发行 释放 日期: 六月, 2000
-3-
管脚 分派
管脚 号码 管脚 名字 函数 描述
23 ~ 26, 22,
29 ~35
A0~ a11 地址
多路复用 管脚 为 行 和 column 地址.
行 地址: a0 ~ a11. column 地址: a0 ~ a9, a11.
20, 21 bs0, bs1 bank 选择
选择 bank 至 活动 during 行 地址 获得 时间, 或者 bank
至 读/写 在 地址 获得 时间.
5, 11, 44, 50 dq0 ~ dq3
数据 输入/
输出
多路复用 管脚 为 数据 输出 和 输入.
19 CS# 碎片 选择
使不能运转 或者 使能 这 command 解码器. 当 command
解码器 是 无能, 新 command 是 ignored 和 previous
运作 持续.
18 RAS#
行 地址
Strobe
command 输入. 当 抽样 在 这 rising 边缘 的 这 时钟,
ras#, cas# 和 we# 定义 这 运作 至 是 executed.
17 CAS#
column 地址
Strobe
涉及 至 ras#
16 WE# 写 使能 涉及 至 ras#
39 DQM
输入/输出
掩饰
这 输出 缓存区 是 放置 在 hi-z(和 latency 的 2) 当
dqm 是 抽样 高 在 读 循环. 在 写 循环, 抽样
dqm 高 将 块 这 写 运作 和 零 latency.
38 CLK 时钟 inputs
系统 时钟 使用 至 样本 输入 在 这 rising 边缘 的
时钟.
37 CKE 时钟 使能
cke 控制 这 时钟 触发 和 deactivation. 当 cke
是 低, 电源 向下 模式, suspend 模式, 或者 自 refresh
模式 是 entered.
1, 14, 27 VCC
电源 ( +3.3 v ) 电源 为 输入 缓存区 和 逻辑 电路 inside dram.
28, 41, 54 VSS
地面 地面 为 输入 缓存区 和 逻辑 电路 inside dram.
3, 9, 43, 49 VCCQ
电源 ( + 3.3 v )
为 i/o 缓存区
separated 电源 从 vCC, 至 改进 dq 噪音 免除.
6, 12, 46, 52 VSSQ
地面 为 i/o
缓存区
separated 地面 从 vSS, 至 改进 dq 噪音 免除.
2, 4, 7, 8, 10,
13, 15, 36, 40,
42, 45, 47, 48,
51, 52
NC 非 连接 非 连接
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