W982516AH
发行 释放 日期: 12月 2000
-3-修订 a1
管脚 描述
管脚 非. 管脚 名字 函数 描述
23
−
26, 22,
29
−
36
A0
−
A12
地址
Multiplexed 管脚 为 行 和 column 地址.
行 地址: a0
−
a12. column 地址: a0
−
a8.
20, 21 bs0, bs1 bank 选择
选择 bank 至 活动 在 行 地址 获得 时间, 或者
bank 至 读/写 在 地址 获得 时间.
2, 4, 5, 7, 8, 10,
11, 13, 42, 44,
45, 47, 48, 50,
51, 53
DQ0
−
DQ16
数据
输入/输出
多路复用 管脚 为 数据 输出 和 输入.
19
CS
碎片 选择
使不能运转 或者 使能 这 command 解码器.当
command 解码器 是 无能, 新 command 是
ignored 和 previous 运作 continues.
18
RAS
行 地址
Strobe
command 输入.当 抽样 在 这 rising 边缘 的
这 时钟, RAS , CAS 和 我们 定义这 运作
至 是 executed.
17
CAS
Column
地址
Strobe
涉及 至 RAS
16
我们
写 使能
涉及 至 RAS
15, 39
ldqm,
UDQM
输入/输出
掩饰
这 输出 缓存区 是 放置 在 hi-z(和 latency 的 2)
当 dqm 是 抽样 高在 读 循环. 在 写
循环, 抽样 dqm 高 将 块 这 写 运作
和 零 latency.
38 CLK 时钟 输入
系统 时钟 使用 至 样本 输入 在 这 rising 边缘
的 时钟.
37 CKE 时钟 使能
cke 控制 这 时钟 触发 和 deactivation.
当 cke 是 低, 电源 向下 模式, suspend 模式,
或者 自 refresh 模式 是 entered.
1, 14, 27 VCC 电源 (+3.3v)电源 为 输入 缓存区 和 逻辑 电路 inside dram.
28, 41, 54 VSS 地面 地面 为 输入 缓存区 和 逻辑 电路 inside dram.
3, 9, 43, 49 VCCQ
电源 (+3.3v)
为 i/o 缓存区
separated 电源 从 vCC, 至 改进 dq 噪音
免除.
6, 12, 46, 52 VSSQ
地面
为 i/o 缓存区
separated 地面 从 vSS, 至 改进 dq 噪音
免除.
40 NC 非 连接非 连接
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