CS5460A
DS284PP3 9
切换 特性
(t
一个
= -40
°
c 至 +85
°
c; va+ = 5.0 v ±10%; vd+ = 3.0 v ±10%
或者 5.0 v ±10%; va- = 0.0 v; 逻辑 水平: 逻辑 0 = 0.0 v, 逻辑 1 = vd+; cl = 50 pf))
注释: 17. 设备 参数 是 指定 和 一个 4.096 mhz 时钟, 不管怎样, clocks 在 3 mhz 至 20 MHz
能 是 使用.
18. 如果 外部 mclk 是 使用, 然后 它的 职责 循环 必须 是 在 45% 和 55% 至 维持 这个 规格.
19. 指定 使用 10% 和 90% 点 在 波-表格 的 interest. 输出 承载 和 50 pf.
20. 振荡器 开始-向上 时间 varies 和 结晶 参数. 这个 规格 做 不 应用 当 使用 一个
外部 时钟 源.
参数 标识 最小值 典型值 最大值 单位
主控 时钟 频率 内部的 门 振荡器 (便条 17) MCLK 2.5 4.096 20 MHz
主控 时钟 职责 循环 40 - 60 %
cpuclk 职责 循环 (便条 18) 40 60 %
上升 时间 任何 数字的 输入 除了 sclk (便条 19)
SCLK
任何 数字的 输出
t
上升
-
-
-
-
-
50
1.0
100
-
µs
µs
ns
下降 时间 任何 数字的 输入 除了 sclk (便条 19)
SCLK
任何 数字的 输出
t
下降
-
-
-
-
-
50
1.0
100
-
µs
µs
ns
开始-向上
振荡器 开始-向上 时间 xtal = 4.096 mhz (便条 20) t
ost
-60-ms
串行 端口 定时
串行 时钟 频率 SCLK - - 2 MHz
串行 时钟 脉冲波 宽度 高
脉冲波 宽度 低
t
1
t
2
200
200
-
-
-
-
ns
ns
sdi 定时
CS
下落 至 sclk rising t
3
50 - - ns
数据 设置-向上 时间 较早的 至 sclk rising t
4
50 - - ns
数据 支撑 时间 之后 sclk rising t
5
100 - - ns
sclk 下落 较早的 至 cs
使不能运转 t
6
100 - - ns
sdo 定时
CS
下落 至 sdo 驱动 t
7
-2050ns
sclk 下落 至 新 数据 位 (支撑 时间) t
8
-2050ns
CS
rising 至 sdo hi-z t
9
-2050ns
自动-激励 定时
串行 时钟 脉冲波 宽度 高
脉冲波 宽度 低
t
10
t
11
8
8
MCLK
MCLK
模式 建制 时间 至 重置
Rising t
12
50 ns
重置
rising 至 cs下落 t
13
48 MCLK
CS
下落 至 sclk rising t
14
100 8 MCLK
sclk 下落 至 cs
rising t
15
16 MCLK
CS
rising 至 驱动 模式 低 (至 终止 自动-激励 sequence). t
16
50 ns
sdo 有保证的 建制 时间 至 sclk rising t
17
100 ns
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