altera 公司 9
初步的 信息 acex 1k 可编程序的 逻辑 家族 数据 薄板
开发
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embedded 排列 块
这 eab 是 一个 有伸缩性的 块 的 内存, 和 寄存器 在 这 输入 和 输出
端口, 那 是 使用 至 执行 一般 门 排列 megafunctions.
因为 它 是 大 和 有伸缩性的, 这 eab 是 合适的 为 功能 此类 作
multipliers, vector scalars, 和 错误 纠正 电路. 这些 功能
能 是 联合的 在 产品 此类 作 数字的 过滤 和
微控制器.
逻辑 功能 是 执行 用 程序编制 这 eab 和 一个 读-
仅有的 模式 在 配置, 因此 creating 一个 大 lut. 和
luts, combinatorial 功能 是 执行 用 looking 向上 这 结果
相当 比 用 computing 它们. 这个 implementation 的 combinatorial
功能 能 是 faster 比 使用 algorithms 执行 在 一般
逻辑, 一个 效能 有利因素 那 是 更远 增强 用 这 快 进入
时间 的 eabs. 这 大 capacity 的 eabs 使能 designers 至 执行
complex 功能 在 一个 单独的 逻辑 水平的 没有 这 routing 延迟
有关联的 和 linked les 或者 地方-可编程序的 门 排列 (fpga)
内存 blocks. 为 例子, 一个 单独的 eab 能 执行 任何 函数 和
8 输入 和 16 输出. parameterized 功能, 此类 作 lpm 功能,
能 引领 有利因素 的 这 eab automatically.
这 acex 1k eab 提供 定时 和 routing 有利因素 在 fpgas.
fpgas 执行 在-板 内存 作 arrays 的 小, distributed 内存
blocks 那 必须 是 连接 一起 至 制造 blocks 的 manageable
大小. 这 内存 blocks 是 连接 用 使用 multiplexers 执行
和 更多 逻辑 blocks. 这些 extra multiplexers 导致 extra 延迟, 这个,
在 转变, slows 向下 这 内存 blocks. fpga 内存 blocks 是 也 prone 至
routing 问题 因为 小 blocks 的 内存 是 连接, forming
大 blocks. 在 contrast, acex 1k eabs 能 是 使用 至 执行 大,
专心致志的 blocks 的 内存 那 eliminate 这些 定时 和 routing
concerns.
这 acex 1k 增强 eab 支持 双-端口 内存. 这 双-端口
结构 是 完美的 为 先进先出 缓存区 和 一个 或者 二 clocks. 这 acex 1k
eab 能 也 支持 向上 至 16-位-宽 内存 blocks. 这 acex 1k eab
能 act 在 双-端口 或者 单独的-端口 模式. 当 在 双-端口 mode,
独立的 clocks 将 是 使用 为 eab 读 和 写 sections, 准许 这
eab 至 是 写 和 读 在 不同的 比率. 它 也 有 独立的
同步的 时钟 使能 信号 为 这 eab 读 和 写 sections,
这个 准许 独立 控制 的 这些 sections.
这 eab 能 也 是 使用 为 双向的, 双-端口 记忆
产品 在哪里 二 端口 读 或者 写 同时发生地. 至 执行
这个 类型 的 双-端口 记忆, 二 eabs 是 使用 至 支持 二
同时发生的 读 或者 写.
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