2 altera 公司
acex 1k 可编程序的 逻辑 设备 家族 数据 薄板
...和 更多
特性
– -1 速 等级 设备 是 一致的 和
pci local 总线
规格, 修订 2.2
为 5.0-v 运作
– 建造-在 joint 测试 action 组 (jtag) boundary-scan 测试
(bst) 电路系统 一致的 和 ieee 标准. 1149.1-1990, 有
没有 consuming 额外的 设备 逻辑.
– 运作 和 一个 2.5-v 内部的 供应 电压
– 在-电路 reconfigurability (icr) 通过 外部 配置
设备, intelligent 控制, 或者 jtag 端口
– ClockLock
TM
和 clockboost
TM
选项 为 减少 时钟 延迟,
时钟 skew, 和 时钟 multiplication
– 建造-在, 低-skew 时钟 分发 trees
– 100
%
函数的 测试 的 所有 设备; 测试 vectors 或者 scan chains
是 不 必需的
– 拉-向上 在 i/o 管脚 在之前 和 在 配置
■
有伸缩性的 interconnect
– FastTrack
®
interconnect 持续的 routing 结构 为 快,
predictable interconnect 延迟
– 专心致志的 carry chain 那 实现 arithmetic 功能 此类
作 快 adders, counters, 和 comparators (automatically 使用 用
软件 tools 和 megafunctions)
– 专心致志的 cascade chain 那 实现 高-速,
高-风扇-在 逻辑 功能 (automatically 使用 用 软件 tools
和 megafunctions)
– 触发-状态 emulation 那 实现 内部的 触发-状态 buses
– 向上 至 六 global 时钟 信号 和 四 global clear 信号
■
powerful i/o 管脚
– 单独的 触发-状态 输出 使能 控制 为 各自 管脚
– 打开-流 选项 在 各自 i/o 管脚
– 可编程序的 输出 回转-比率 控制 至 减少 切换
噪音
– clamp 至 v
CCIO
用户-可选择的 在 一个 管脚-用-管脚 基准
– 支持 hot-socketing
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