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8XC196MC
管脚 描述
(alphabetically ordered)
标识 函数
ACH0–ACH12 相似物 输入 至 这 在-碎片 AD converter ACH0–7 share 这 输入 管脚
(p00–P07 P10–p14)
和 P00–7 和 ACH8–12 share 管脚 和 P10–4 如果 这 AD 是 不 used
这 端口 管脚 能 是 使用 作 标准 输入 ports
ANGND 涉及 地面 为 这 AD converter 必须 是 使保持 在 nominally 这
一样 潜在的 作 V
SS

aleadv(p50) 地址 获得 使能 或者 地址 有效的 output 作 选择 用 CCR 两个都
选项 准许 一个 获得 至 demultiplex 这 addressdata 总线 在 这 signal’s
下落 edge 当 这 管脚 是 ADV
 它 变得 inactive (高) 在 这 终止 的 这
总线 cycle ALEADV
是 起作用的 仅有的 在 外部 记忆 accesses 能 是
使用 作 标准 IO 当 不 使用 作 ALEADV
BHEWRH (p55) 字节 高 使能 或者 写 高 output 作 选择 用 这 CCR BHE 将 go
低 为 外部 写 至 这 高 字节 的 这 数据 bus WRH
将 go 低 为
外部 写 在哪里 一个 odd 字节 是 正在 written BHE
WRH 是 使活动
仅有的 在 外部 记忆 writes
BUSWIDTH (p57) 输入 为 总线 宽度 selection 如果 CCR 位 1 和 2
e
1 这个 管脚 dynamically
控制 这 总线 宽度 的 这 总线 循环 在 progress 如果 BUSWIDTH 是 low 一个
8-位 循环 occurs 如果 它 是 high 一个 16-位 循环 occurs 这个 管脚 能 是 使用 作
标准 IO 当 不 使用 作 BUSWIDTH
CAPCOMP0–CAPCOMP3 这 EPA CaptureCompare pins 这些 管脚 share P20–P23 如果 不 使用
(p20–p23)
为 这 EPA 它们 能 是 配置 作 标准 IO pins
CLKOUT 输出 的 这 内部的 时钟 generator 这 频率 是

的 这 振荡器
frequency 它 有 一个 50% 职责 cycle
COMPARE0–COMPARE3 这 EPA 对比 pins 这些 管脚 share P24–P27 如果 不 使用 为 这
(p24–p27)
EPA 它们 能 是 配置 作 标准 IO pins
EA 外部 进入 使能 pin EA
e
0 导致 所有 记忆 accesses 至 是
外部 至 这 chip EA
e
1 导致 记忆 accesses 从 location 2000H
至 5FFFH 至 是 从 这 在-碎片 OTPROMQROM EA
e
125V 导致
执行 至 begin 在 这 程序编制 mode EA
是 latched 在 reset
EXTINT 一个 可编程序的 输入 在 这个 管脚 导致 一个 maskable 中断 vector
通过 记忆 location 203CH 这 输入 将 是 选择 至 是 一个
positivenegative 边缘 或者 一个 highlow 水平的 使用 WG

保护 (1fceh)
INST (p51) INST 是 高 在 这 操作指南 fetch 从 这 外部 记忆 和
全部地 这 总线 cycle 它 是 低 otherwise 这个 管脚 能 是 配置 作
标准 IO 如果 不 使用 作 INST
NMI 一个 积极的 转变 在 这个 管脚 导致 一个 非-maskable 中断 这个
vectors 至 记忆 location 203EH 如果 不 used 它 应当 是 系 至 V
SS
 将
是 使用 用 Intel Evaluation boards
PORT0 8-位 高 阻抗 输入-仅有的 port 也 使用 作 AD 转换器 inputs
Port0 管脚 应当 不 是 left floating 这些 管脚 也 使用 至 选择
程序编制 模式 在 这 OTPROM devices
PORT1 5-位 高 阻抗 输入-仅有的 port P10–P14 是 也 使用 作 AD
转换器 inputs 在 addition P12 和 P13 能 是 使用 作 计时器 1 时钟
输入 和 方向 选择 respectively
PORT2 8-位 双向的 IO port 所有 的 这 Port2 管脚 是 shared 和 这 EPA IO
管脚 (capcomp0–3 和 COMPARE0–3)
PORT3 8-位 双向的 IO 端口 和 打开 流 outputs 这些 管脚 是 shared
PORT4
和 这 多路复用 addressdata 总线 这个 使用 强 内部的 pullups
PORT5 8-位 双向的 IO port 7 的 这 管脚 是 shared 和 总线 控制 信号
(ale
 INST WRRD BHE READY buswidth) 能 是 使用 作 标准
IO
7

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8XC196MC 管脚描述 (alphabetically ordered) 标识函数 ACH0–ACH12 相似物输入至这在-碎片 AD converter ACH0–7 share 这输入管脚 (p00–P07 P10–p14) 和 P00–7 和 ACH8–12 share 管脚和 P10–4 如果这 AD 是不 used 这端口管脚能是使用作标准输入 ports ANGND 涉及地面为这 AD converter 必须是使保持在 nominally 这一样潜在的作 V SS  aleadv(p50) 地址获得使能或者地址有效的 output 作选择用 CCR 两个都选项准许一个获得至 demultiplex 这 addressdata 总线在这 signal’s 下落 edge 当这管脚是 ADV  它变得 inactive (高) 在这终止的这总线 cycle ALEADV 是起作用的仅有的在外部记忆 accesses 能是使用作标准 IO 当不使用作 ALEADV BHEWRH (p55) 字节高使能或者写高 output 作选择用这 CCR BHE 将 go 低为外部写至这高字节的这数据 bus WRH 将 go 低为外部写在哪里一个 odd 字节是正在 written BHE WRH 是使活动仅有的在外部记忆 writes BUSWIDTH (p57) 输入为总线宽度 selection 如果 CCR 位 1 和 2 e 1 这个管脚 dynamically 控制这总线宽度的这总线循环在 progress 如果 BUSWIDTH 是 low 一个 8-位循环 occurs 如果它是 high 一个 16-位循环 occurs 这个管脚能是使用作标准 IO 当不使用作 BUSWIDTH CAPCOMP0–CAPCOMP3 这 EPA CaptureCompare pins 这些管脚 share P20–P23 如果不使用 (p20–p23) 为这 EPA 它们能是配置作标准 IO pins CLKOUT 输出的这内部的时钟 generator 这频率是  的这振荡器 frequency 它有一个 50% 职责 cycle COMPARE0–COMPARE3 这 EPA 对比 pins 这些管脚 share P24–P27 如果不使用为这 (p24–p27) EPA 它们能是配置作标准 IO pins EA 外部进入使能 pin EA e 0 导致所有记忆 accesses 至是外部至这 chip EA e 1 导致记忆 accesses 从 location 2000H 至 5FFFH 至是从这在-碎片 OTPROMQROM EA e 125V 导致执行至 begin 在这程序编制 mode EA 是 latched 在 reset EXTINT 一个可编程序的输入在这个管脚导致一个 maskable 中断 vector 通过记忆 location 203CH 这输入将是选择至是一个 positivenegative 边缘或者一个 highlow 水平的使用 WG  保护 (1fceh) INST (p51) INST 是高在这操作指南 fetch 从这外部记忆和全部地这总线 cycle 它是低 otherwise 这个管脚能是配置作标准 IO 如果不使用作 INST NMI 一个积极的转变在这个管脚导致一个非-maskable 中断这个 vectors 至记忆 location 203EH 如果不 used 它应当是系至 V SS  将是使用用 Intel Evaluation boards PORT0 8-位高阻抗输入-仅有的 port 也使用作 AD 转换器 inputs Port0 管脚应当不是 left floating 这些管脚也使用至选择程序编制模式在这 OTPROM devices PORT1 5-位高阻抗输入-仅有的 port P10–P14 是也使用作 AD 转换器 inputs 在 addition P12 和 P13 能是使用作计时器 1 时钟输入和方向选择 respectively PORT2 8-位双向的 IO port 所有的这 Port2 管脚是 shared 和这 EPA IO 管脚 (capcomp0–3 和 COMPARE0–3) PORT3 8-位双向的 IO 端口和打开流 outputs 这些管脚是 shared PORT4 和这多路复用 addressdata 总线这个使用强内部的 pullups PORT5 8-位双向的 IO port 7 的这管脚是 shared 和总线控制信号 (ale  INST WRRD BHE READY buswidth) 能是使用作标准 IO 7

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