4 altera 公司
acex 1k 可编程序的 逻辑 设备 家族 数据 薄板
一般
描述
Altera
®
acex 1k 设备 提供 一个 消逝-效率高的, 低-费用 architecture 用
结合 看-向上 表格 (lut) architecture 和 eabs. lut-为基础 逻辑
提供 优化 效能 和 效率 为 数据-path, 寄存器
intensive, mathematical, 或者 数字的 信号 处理 (dsp) 设计, 当
eabs 执行 内存, 只读存储器, 双-端口 内存, 或者 first-in first-out (fifo)
功能. 这些 elements 制造 acex 1k 合适的 为 complex 逻辑
功能 和 记忆 功能 此类 作 数字的 信号 处理, 宽
数据-path manipulation, 数据 transformation 和 微控制器, 作
必需的 在 高-效能 communications 产品. 为基础 在
reconfigurable cmos sram elements, 这 acex 1k architecture
包含 所有 特性 需要 至 执行 一般 门 排列
megafunctions, along 和 一个 高 管脚 计数 至 使能 一个 有效的 接口
和 系统 组件. 这 先进的 处理 和 这 低 电压
必要条件 的 这 2.5-v 核心 准许 acex 1k 设备 至 满足 这
(所需的)东西 的 低-费用, 高-容积 产品 ranging 从 dsl
modems 至 低-费用 switches.
这 能力 至 reconfigure acex 1k 设备 使能 完全 测试 较早的
至 运送 和 准许 这 设计者 至 focus 在 simulation 和 设计
verification. acex 1k 设备 reconfigurability 排除 inventory
管理 为 门 排列 设计 和 测试 vector 一代 为 故障
coverage.
表格 4显示 acex 1k 设备 效能 为 一些 一般 设计.
所有 效能 结果 是 得到 和 synopsys designware 或者
lpm 功能. 特定的 设计 技巧 是 不 必需的 至 执行
这 产品; 这 设计者 simply infers 或者 instantiates 一个 函数 在 一个
verilog hdl, vhdl, altera 硬件 描述 language (ahdl), 或者
图式 设计 文件.
注释:
(1) 这个 应用 使用 combinatorial 输入 和 输出.
(2) 这个 应用 使用 注册 输入 和 输出.
表格 4. acex 1k 设备 效能
应用 Resources
使用
效能
LEs EABs 速 等级 单位
-1 -2 -3
16-位 loadable 计数器 16 0 285 232 185 MHz
16-位 accumulator 16 0 285 232 185 MHz
16-至-1 多路调制器
(1)
10 0 3.5 4.5 6.6 ns
16-位 乘法器 和 3-平台 pipeline
(2)
592 0 156 131 93 MHz
256
×
16 内存 读 循环 速
(2)
0 1 278 196 143 MHz
256
×
16 内存 写 循环 速
(2)
0 1 185 143 111 MHz
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