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acex 1k 可编程序的 逻辑 设备 家族 数据 薄板
开发
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这 逻辑 排列 组成 的 逻辑 排列 blocks (labs). 各自 lab 包含
第八 les 和 一个 local interconnect. 一个 le 组成 的 一个 4-输入 lut, 一个
可编程序的 flipflop, 和 专心致志的 信号 paths 为 carry 和 cascade
功能. 这 第八 les 能 是 使用 至 create 中等-sized blocks 的
logic—such 作 8-位 counters, 地址 decoders, 或者 状态 machines—or
联合的 横过 labs 至 create 大 逻辑 blocks. 各自 lab 代表
关于 96 usable 逻辑 门.
信号 interconnections 在里面 acex 1k 设备 (作 好 作 至 和 从
设备 管脚) 是 提供 用 这 fasttrack interconnect routing 结构,
这个 是 一个 序列 的 快, 持续的 行 和 column 途径 那 run 这
全部 长度 和 宽度 的 这 设备.
各自 i/o 管脚 是 喂养 用 一个 i/o 元素 (ioe) located 在 这 终止 的 各自 行
和 column 的 这 fasttrack interconnect routing 结构. 各自 ioe
包含 一个 双向的 i/o 缓存区 和 一个 flipflop 那 能 是 使用 作 也
一个 输出 或者 输入 寄存器 至 喂养 输入, 输出, 或者 双向的 信号.
当 使用 和 一个 专心致志的 时钟 管脚, 这些 寄存器 提供 exceptional
效能. 作 输入, 它们 提供 建制 时间 作 低 作 1.1 ns 和
支撑 时间 的 0 ns. 作 输出, 这些 寄存器 提供 时钟-至-输出
时间 作 低 作 2.5 ns. ioes 提供 一个 多样性 的 特性, 此类 作 jtag
bst 支持, 回转-比率 控制, 触发-状态 buffers, 和 open-drain outputs.
图示 1显示 一个 块 图解 的 这 acex 1k 设备 architecture. 各自
组 的 les 是 联合的 在 一个 lab; groups 的 labs 是 arranged 在
rows 和 columns. 各自 行 也 包含 一个 单独的 eab. 这 labs 和
eabs 是 interconnected 用 这 fasttrack interconnect routing 结构.
ioes 是 located 在 这 终止 的 各自 行 和 column 的 这 fasttrack
interconnect routing 结构.
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