MC145421
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MC145425
MOTOROLA
6
DCLK
d 频道 时钟 输入 (管脚 8)
这个输入 是 这 transmit 和 receive 数据 时钟 为 两个都
d 途径.d channel input 一个nd outputoperation is de-
scribed 在 这 d1o, d2o 管脚 描述.
Tx
transmit 数据 输出 (管脚 13)
这个管脚 是 高 阻抗 当 两个都 te1 和 te2 是
低.这个 管脚 serves 作 一个 输出 为 b 频道 信息
received 从 这 从动装置 设备. 这 b 频道 数据 是 下面
这control of tE1, tE2, 一个nd t直流/rdc. (See tE1, tE2
描述.)
Rx
receive 数据 输入 (管脚 21)
b 频道 数据 是 输入 在 这个 管脚 和 是 控制 用 这
re1,re2, 和 tdc/rdc 管脚. (看 re1, re2 description.)
te1, te2
transmit 数据 使能 输入 (管脚 14, 15)
这些二 管脚 控制 这 输出 的 数据 为 它们的 respec-
tiveb 频道 在 这 tx输出 管脚. 当 两个都 te1 和 te2
是 低, 这 tx 管脚 是 高 阻抗. 这 rising 边缘 的 这
各自的enableproduces the first bit of the selected
b 频道数据 在 这 tx 管脚. 内部的 电路系统 然后 scans 为
这 next 负的 转变 的 这 tdc/rdc 时钟. 下列的
这个 事件, 这 next 七 位 的 这 选择 b 频道 数据
是输出 在 这 next 七 rising edges 的 这 tdc/rdc
数据时钟. 当 te1 和 te2 是 高 同时发生地, 数据
在这 tx 管脚 是 未阐明的. te1 和 te2 应当 是 approxi-
matelyleading–edge 排整齐 和 这tdc/rdc 数据 时钟
信号.在 顺序 至 保持 这 tx 管脚 输出 的 这 high–impedance
状态, 这些 使能 线条 应当 是 高 当 这 各自的
b 频道 数据 是 正在 输出.
re1, re2
receive 数据 使能 输入 (管脚 19, 20)
这些输入 控制 这 输入 的 b 频道 数据 在 这 rx
管脚的 这 设备. 这 rising 边缘 的 这 各自的使能
信号导致 这 设备 至 加载 这 选择 receive 数据
缓存区w它h d在一个 from the rx pin on the next eight falling
edges的 theT直流/rdc clock input. the rE1 一个nd rE2
使能s shouldberoughly leading–edge 一个ligned w它h the
tdc/rdc数据 时钟 输入. 这些 使能 是 rising 边缘
敏感的 和 需要 不 是 高 为 这 全部 b 频道 输入
时期.
tdc/rdc
transmit/receive 数据 时钟 输入 (管脚 18)
这个输入 是 这 transmit 和 receive 数据时钟 为 这
b 频道数据. 作 描述 在这 te1/te2 和 这 re1/
RE2sections, 输出 数据 改变状态 在 这 rising 边缘
的这个 信号, 和 输入 数据 是 读 在 这 下落 edges 的
这个signal. tDC/rdc should be roughly leading–edge
排整齐和 这 te1, te2, re1, 和re2 使能, 作 好 作
这 msi 框架 涉及 信号.
mc145425 从动装置 管脚 描述
V
DD
积极的 供应 (管脚 24)
这大多数 积极的 电源 供应 管脚, 正常情况下 + 5 v 和
遵守 至 v
SS
.
V
SS
负的 供应 (管脚 1)
这大多数 负的 供应 管脚 和 逻辑 地面, 正常情况下
0 v.
V
ref
涉及 输出 (相似物 地面) (管脚 2)
这个管脚 是 这 输出 的 这 内部的 涉及 供应 和
应当是 绕过 至 v
DD
和 v
SS
和 0.1
µ
f 电容.
这个管脚 通常地 serves 作 一个 相似物 地面 涉及 为
变压器 连接的 这 设备’s 新当选的 bursts 从 这
线条. 非 外部 直流 加载 应当 是 放置 在 这个 管脚.
LI
线条 输入 (管脚 3)
这个管脚 是 一个输入 至 这 demodulator 为 这 新当选的
bursts.这 输入 有 一个 内部的 240 k
Ω
电阻 系 至这
V
ref
管脚, 一个 外部 电容 或者 线条 变压器 将 是
使用至 couple 这 输入 信号 至 这 设备 和 非 直流 的fset.
lo1, lo2
线条 驱动器 输出 (管脚 23, 22)
这些push–pull 输出 驱动 这 twisted 一双 transmis-
sion 线条和 一个 512 khz 修改 dpsk (mdpsk) burst 各自
125
µ
s;在 其它 words 在 一个 8 khz 框架 比率. 当 不
调节这 线条, 这些 管脚 是 驱动 至 这 起作用的 高
状态— 正在 这 一样 潜在的, 它们 create一个 交流 短的.
当使用 在 conjunction 和 喂养 电阻器, 恰当的 线条 ter-
mination 是 maintained.
clk 输出
时钟 输出 (管脚 19)
这个pin serves 一个s 一个 buffered output of the crystal fre-
quency分隔 用 二. 这个 时钟 是提供 为 系统
使用这 mc145428 数据设置 接口 异步的/syn-
chronous 终端 adaptor 设备.
LB
loopback 控制 输入 (管脚 4)
当这个 管脚 是 低, 这 新当选的 b 途径 从 这
主控是 burst 后面的 至 这 主控 —instead 的 这 rx b
频道输入 数据. 这 b 频道数据 从 这 主控 con-
tinues至 是 输出 在 这 从动装置’s tx 管脚 在 loopback. 如果
这至NE一个nd the loopback function 一个re 一个ctive simulta-
neously, 这 loopback 函数 overrides 这 声调 函数.
d 频道 数据 是 不 影响 用 lb
.
VD
有效的 数据 输出 (管脚 5)
一个 高在 这个 管脚 indicates 那 一个 有效的 传递 burst
有被 demodulated. 一个 有效的 burst 是 决定 用 恰当的
同步 和 这 absence 的 发现 位 errors. 如果 非
传送从 这 主控 有 被 received 在 这last
250
µ
s,作 决定 用 一个 内部的 振荡器, vd 将 go
低.
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