AD1870
rev. 0
–13–
定时 参数
为 主控 模式, 一个 bclk transmitting 边缘(labeled
“
XMIT
”
)
将 是 delayed 从 一个 clkin rising 边缘 用 t
DLYCKB
, 作 显示
在 图示 17. 一个 l
R
ck 转变 将 是 delayed 从 一个 bclk
transmitting 边缘 用 t
DLYBLR
. 一个 wclk rising 边缘 将 是
delayed 从 一个 bclk transmitting 边缘 用 t
DLYBWR
, 和 一个WCLK
下落 边缘 将 是 delayed 从 一个 bclk transmitting 边缘 用
t
DLYBWF
. 这 数据 和 tag 输出 将 是 delayed 从 一个
transmitting 边缘 的 bclk 用 t
DLYDT
.
为 从动装置 模式, 一个 l
R
ck 转变 必须 是 建制 至 一个 bclk
抽样 边缘 (labeled
“
样本
”
) 用 t
SETLRBS
. 这 数据
和 tag 输出 将 是 delayed 从 一个 l
R
ck 转变 用
t
DLYLRDT
, 和 数据 和 tag 输出 将 是 delayed 从
bclk transmitting 边缘 用 t
DLYBDT
. 为
“
从动装置 模式, 数据
位置 控制 用 wclk 输入,
”
wclk 必须 是 设置 向上
至 一个 bclk 抽样 边缘 用 t
SETWBS
.
为 两个都 主控 和 从动装置 模式, bclk 必须 有 一个 最小
lo pulsewidth 的 t
BPWL
, 和 一个 最小 hi pulsewidth 的 t
BPWH
.
这 ad1870 clkin 和
重置
定时 是 显示 在 图示
19. clkin 必须 有 一个 最小 lo pulsewidth 的 t
CPWL
, 和
一个 最小 hi pulsewidth 的 t
CPWH
. 这 最小 时期 的
clkin 是 给 用 t
CLKIN
.
重置
必须 有 一个 最小 lo
pulsewidth 的 t
RPWL
. 便条 那 那里 是 非 建制 或者 支撑 时间
(所需的)东西 为
重置
.
主控 时钟 (clkin) 仔细考虑
它 是 推荐 那 这 bclk 和 l
R
ck 是 获得 从
clkin 至 确保 准确无误的 阶段 relationships. 这 modulator
的 这 ad1870 runs 在 64
×
f
S
, 因此 最好的 效能 是
得到 当 这 bclk 比率 相等 64
×
f
S
或者 32
×
f
S
. bclk
比率 此类 作 48
×
f
S
将 结果 在 一个 增加 谱的 噪音
floor, 取决于 在 这 阶段 relationship 的 bclk 至 clkin.
同步 多样的 ad1870s
多样的 ad1870s 能 是 同步 用 制造 所有 这
ad1870s 串行 端口 slaves. 这个 选项 是 illustrated 在 figure 6.
看 这
“
重置, autocalibration, 和 电源 向下
”
部分 为
额外的 信息.
#1 ad1870
从动装置 模式
CLKIN
数据
BCLK
WCLK
L
R
CK
时钟
源
#2 ad1870
从动装置 模式
CLKIN
数据
BCLK
WCLK
L
R
CK
#n ad1870
从动装置 模式
CLKIN
数据
BCLK
WCLK
L
R
CK
重置
重置
重置
图示 6. 同步 多样的 ad1870s
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