rev. 0
AD7492
–6–
管脚 函数 描述
管脚 Mnemonic 函数
1–3, db9–db11, 数据 位 0 至 db11. 并行的 数字的 输出 那 提供 这 转换 结果 为 这 部分. 这些
13–18, db0–db5, 是 三-状态 输出 那 是 控制 用
CS
和
RD
. 这 输出 高 电压 水平的 为 这些
22–24 DB6–DB8 输出 是 决定 用 这 v
驱动
输入.
4AV
DD
相似物 供应 电压, 2.7 v 至 5.25 v. 这个 是 这 仅有的 供应 电压 为 所有 相似物 电路系统 在
这 ad7492. 这 av
DD
和 dv
DD
电压 应当 ideally 是 在 这 一样 潜在的 和 必须 不
是 更多 比 0.3 v apart, 甚至 在 一个 瞬时 基准. 这个 供应 应当 是 decoupled 至 agnd.
5 ref 输出 涉及 输出. 这 输出 电压 从 这个 管脚 是 2.5 v
±
1%.
6V
在
相似物 输入. 单独的-结束 相似物 输入 频道. 这 输入 范围 是 0 v 至 refin. 这 相似物
输入 presents 一个 高 直流 输入 阻抗.
7 AGND 相似物 地面. 地面 涉及 要点 为 所有 相似物 电路系统 在 这 ad7492. 所有 相似物 input
信号 应当 是 涉及 至 这个 agnd 电压. 这 agnd 和 dgnd 电压应当
ideally 是 在 这 一样 潜在的 和 必须 不 是 更多 比 0.3 v apart, 甚至 在 一个 瞬时 基准.
8
CS
碎片 选择. 起作用的 低 逻辑 输入 使用 在 conjunction 和
RD
至 进入 这 转换 结果.
这 转换 结果 是 放置 在 这 数据 总线 下列的 这 下落 边缘 的 两个都
CS
和
RD
.
CS
和
RD
是 两个都 连接 至 这 一样 和 门 在 这 输入 所以 这 信号 是 inter-
changeable.
CS
能 是 hardwired permanently 低.
9
RD
读 输入. 逻辑 输入 使用 在 conjunction 和
CS
至 进入 这 转换 结果. 这 con-
版本 结果 是 放置 在 这 数据 总线 下列的 这 下落 边缘 的 两个都
CS
和
RD
.
CS
和
RD
是 两个都 连接 至 这 一样 和 门 在 这 输入 所以 这 信号 是 interchangeable.
CS
和
RD
能 是 hardwired permanently 低, 在 这个 情况 这 数据 总线 是 总是 起作用的 和
这 结果 的 这 新 转换 是 clocked 输出 slightly 在之前 至 这 busy 线条 going 低.
10
CONVST
转换 开始 输入. 逻辑 输入 使用 至 initiate 转换. 这 输入 追踪/支撑 放大器
变得 从 追踪 模式 至 支撑 模式 在 这 下落 边缘 的
CONVST
和 这 转换 处理
是 initiated 在 这个 要点. 这 转换 输入 能 是 作 narrow 作 10 ns. 如果 这
CONVST
输入
是 保持 低 为 这 持续时间 的 转换 和 是 安静的 低 在 这 终止 的 转换, 这 部分 将
automatically enter 一个 睡眠 模式. 这 类型 的 睡眠 模式 是 决定 用 这 ps/
FS
管脚. 如果 这
部分 enters 一个 睡眠 模式, 这 next rising 边缘 的
CONVST
wakes 向上 这 部分. wake-向上 时间
取决于 在 这 类型 的 睡眠 模式.
11 ps/
FS
partial 睡眠/全部 睡眠 模式. 这个 管脚 确定 这 类型 的 睡眠 模式 这 部分 将 enter 如果
这
CONVST
管脚 是 保持 低 为 这 持续时间 的 这 转换 和 是 安静的 低 在 这 终止 的
转换. 在 partial 睡眠 模式 这 内部的 涉及 电路 和 振荡器 电路 是 不 pow-
ered 向下 和 牵引 250
µ
一个 最大. 在 全部 睡眠 模式 所有 的 这 相似物 电路系统 是
powered 向下 和 这 电流 描绘 是 negligible. 这个 管脚 是 hardwired 也 高 (dv
DD
) 或者
低 (地).
12 BUSY busy 输出. 逻辑 输出 表明 这 状态 的 这 转换 处理. 这 busy 信号
变得 高 之后 这 下落 边缘 的
CONVST
和 stays 高 为 这 持续时间 的 转换. once
转换 是 完全 和 这 转换 结果 是 在 这 输出 寄存器, 这 busy 线条 returns
低. 这 追踪/支撑 returns 至 追踪 模式 just 较早的 至 这 下落 边缘 的 busy 和 这 acquisi-
tion 时间 为 这 部分 begins 当 busy 变得 低. 如果 这
CONVST
输入 是 安静的 低 当 busy
变得 低, 这 部分 automatically enters 它的 睡眠 模式 在 这 下落 边缘 的 busy.
19 DGND 数字的 地面. 这个 是 这 地面 涉及 要点 为 所有 数字的 电路系统 在 这 ad7492. 这
dgnd 和 agnd 电压 应当 ideally 是 在 这 一样 潜在的 和 必须 不 是 更多 比
0.3 v apart, 甚至 在 一个 瞬时 基准.
20 DV
DD
数字的 供应 电压, 2.7 v 至 5.25 v. 这个 是 这 供应 电压 为 所有 数字的 电路系统 在 这
ad7492 apart 从 这 输出 驱动器 和 输入 电路系统. 这 dv
DD
和 av
DD
电压
应当 ideally 是 在 这 一样 潜在的 和 必须 不 是 更多 比 0.3 v apart 甚至 在 一个 tran-
sient 基准. 这个 供应 应当 是 decoupled 至 dgnd.
21 V
驱动
供应 电压 为 这 输出 驱动器 和 数字的 输入 电路系统, 2.7 v 至 5.25 v. 这个 电压
确定 这 输出 高 电压 为 这 数据 输出 管脚 和 这 触发 水平 为 这 数字的
输入. 它 准许 这 av
DD
和 dv
DD
至 运作 在 5 v (和 maximize 这 动态 效能
的 这 模数转换器) 当 这 数字的 输入 和 输出 管脚 能 接口 至 3 v 逻辑.
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