CS5317_集成电路资料查询网

2.0 v
0.8 v
t
fallin
t
risein
2.4 v
0.4 v
t
riseout
t
fallout
上升 和 下降 时间
数据
CLKOUT
(便条 15)
CLKIN
DOUT
DOE
CLKIN
t
pwh1
t
pwl1
CLKIN
CLKOUT
(便条 14)
t
plh5
t
su1
t
su2
t
pwr
t
plh5
t
su1
t
su2
t
plh6
RST
DOUT
t
plh1
t
plh2
t
plh3
t
phl2
t
phl1
14
1015
(msb)
(便条 16)
t
plh4
注释: 14. clkin 仅有的 pertains 至 clkg1 和 clkg2 模式.
15. 如果
doe 是 brought 高 在 串行 数据 转移, clkout,dout, 和 数据 将 立即
3-状态 和 这 rest 的 这 串行 数据 是 lost.
16.
rst 必须 是 使保持 高 除了 在 这 时钟 override (clkor) 模式 在哪里 它 能 是 使用 至 排整齐
这 阶段 的 所有 内部的 clocks.
clkin 定时
串行 输出 定时
重置 定时
CS5317
DS27F4 5

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2.0 v 0.8 v t fallin t risein 2.4 v 0.4 v t riseout t fallout 上升和下降时间数据 CLKOUT (便条 15) CLKIN DOUT DOE CLKIN t pwh1 t pwl1 CLKIN CLKOUT (便条 14) t plh5 t su1 t su2 t pwr t plh5 t su1 t su2 t plh6 RST DOUT t plh1 t plh2 t plh3 t phl2 t phl1 14 1015 (msb) (便条 16) t plh4 注释: 14. clkin 仅有的 pertains 至 clkg1 和 clkg2 模式. 15. 如果 doe 是 brought 高在串行数据转移, clkout,dout, 和数据将立即 3-状态和这 rest 的这串行数据是 lost. 16. rst 必须是使保持高除了在这时钟 override (clkor) 模式在哪里它能是使用至排整齐这阶段的所有内部的 clocks. clkin 定时串行输出定时重置定时 CS5317 DS27F4 5

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