MC145421
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MC145425
MOTOROLA
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mc145421 主控 管脚 描述
V
DD
积极的 供应 (管脚 24)
这大多数 积极的 电源 供应 管脚, 正常情况下 + 5 v 和
遵守 至 v
SS
.
V
SS
负的 供应 (管脚 1)
这大多数 负的 供应 管脚 和 逻辑 地面, 正常情况下
0 v.
V
ref
涉及 输出 (相似物 地面) (管脚 2)
这个管脚 是 这 输出 的 这 内部的 涉及 供应 和
应当是 绕过 至 v
DD
和 v
SS
和 0.1
µ
f 电容.
这个管脚 通常地 serves 作 一个 相似物 地面 涉及 为
变压器 连接的 这 设备’s 新当选的 bursts 从 这
线条. 非 外部 直流 加载 应当 是 放置 在 这个 管脚.
LI
线条 输入 (管脚 3)
这个管脚 是 一个输入 至 这 demodulator 为 这 新当选的
bursts.这 输入 有 一个 内部的 240k
Ω
电阻 系 至 这
V
ref
管脚, 所以 一个 外部 电容 或者 线条 变压器 将 是
使用至 couple 这 输入 信号 至 这 设备 和 非 直流 的fset.
lo1, lo2
线条 驱动器 输出 (管脚 23, 22)
这些push–pull 输出 驱动 这 twisted 一双 transmis-
sion 线条和 一个 512 khz 修改 dpsk (mdpsk) burst 各自
125
µ
s,在 其它 words 在一个 8 khz 比率. 当 不 调节
这line, these p在s 一个redriven to the 一个ctive high state —
正在the same potential, they create 一个n 一个c short. when
使用在 conjunction 和 喂养 电阻器, 恰当的 线条termina-
tion 是 maintained.
SE
信号 使能 输入 (管脚 11)
在这 时间 的 一个 负的 转变在 这个 管脚, 一个 内部的
获得stores 这 states 的 lb
和 pd为 作 长 作 se 是 使保持
低.在 这个 时间, 这 vd, do1, 和 do2 输出 是
驱动至 这high–impedance 状态. 当 se 是 高, 所有
管脚 函数 正常情况下.
LB
loopback 控制 (管脚 4)
一个 低 水平的 在 这个 管脚 ties 这 内部的 modulator 输出 至
这内部的demodulator 输入, 这个 循环 这 全部 burst
为测试 目的. 在这 loopback 运作, 这 li
输入是 ignored 和 这 lo1 和 lo2 驱动器 是 驱动 至
这起作用的 高 水平的. 这 状态 的 这个 管脚是 内部 latched
如果这 se 管脚 是 使保持 低. 这个 特性 是 仅有的 起作用的 当 这
PD
输入 是 高.
PD
power–down 输入 (管脚 12)
当使保持 低 这 isdn udlt powers 向下, 除了这
电路系统那 是 需要 至 demodulate一个 新当选的 burst
和至 输出 vd, b, 和 d 频道 数据 位. 当 pd是
broughthigh, the iSDn uDLt powers up.Then, it begins
transmitting every mSIperiodto the slave device, shortly
之后 这 rising 边缘 的 msi. 这 状态 的 这个 管脚 是 latched 如果
这 se 管脚 是 使保持 低.
VD
有效的 数据 输出 (管脚 5)
一个 高 水平的 在 这个 管脚 indicates 那 一个 有效的 线条 transmis-
sion有 被 demodulated. 一个 有效的 传递 burst 是
决定用 恰当的 同步 和 这 absence 的
发现位 errors. vd 改变 状态 在 这 rising 边缘 的
msi 当 pd
是 高. 当 pd 是 低, vd 改变 状态 在
这终止 的 demodulation 的 一个 传递 burst 和 做 不
改变又一次 直到 三 msi rising edges 有 occurred,在
这个时间 它 变得 低, 或者 直到 这 next demodulation 的 一个
burst.vd 是 一个 标准 b–series cmos 输出 和 是高
阻抗 当 se 是 低.
MSI
主控 同步 输入 (管脚 16)
这个管脚 是 这 主控, 8 khz 框架涉及 输入. 这
rising边缘 的 msi 负载b 和 d 频道 数据 这个 had
被输入 在 这 previous 框架 在 这 modulator 秒-
tion的 这 设备 和 initiates 这 outbound burst 面向 这
twisted–pair缆索. 这 rising 边缘 的 msi 也 initiates这
buffering的 这 b 和 d 频道 数据 demodulated 在
这previous frame. mSi should 是 一个pproximatelyleading
边缘 排整齐 和 这 tdc/rdc 数据 时钟 输入 管脚.
CCI
high–speed 时钟 输入 (管脚 17)
一个8.192 mhz 时钟 应当 是 有提供的 至 这个 输入. 这
8.192 mhz 输入 应当 是 50% 职责 循环. 不管怎样, 它 将
free–run 和 遵守 至所有 其它 clocks 没有 效能
降级.
d1i, d2i
d 频道 signaling 位 输入 (管脚 6, 7)
这些inputs 一个re 16 kbps serial d在一个 inputs. twob它的
应当 是 clocked 在 各自 的 这些 输入 在 这 ris-
ingedges 的这 msi 框架 涉及 时钟. 这 第一 位 的
各自 d 频道 是 clocked 在 一个 intermediate 缓存区 在 这
第一下落 边缘 的 这 dclk 下列的 这 rising 边缘 的 msi.
这第二 位 的 各自 d 频道 是 clocked 在 在 这 next
负的transition of theDCLK. if further dCLk negative
edges 出现, 新 信息 是 serially clocked 在 这 buff-
erreplacing the previous d在一个 one bit 一个t 一个 time. buffered
d 频道 数据 位 是 burst 至 这 从动装置 设备 在 这 next
rising 边缘 的 这 msi 框架 涉及 时钟.
d1o, d2o
d 频道 信号 输出 (管脚 9, 10)
这些串行 输出 提供 这 16 kbps d 频道 信号-
ing 信息 从 这新当选的burst. two 数据 位 应当
是clocked 输出 的 各自 的 这些 输出 在 这 rising
edges的 这 msi框架 涉及 时钟. 这 rising 边缘 的
MSI生产 这 第一 位 的 各自d 频道 在 它的 各自的
管脚.电路系统 然后 searches 为 一个 负的 d 频道 时钟
边缘.这个 tells 这 d 频道 数据 变换 寄存器 至生产
这second dchannel bit on the next rising edge of the
dclk.更远 积极的 edges 的 这 dclk recirculate这
d 频道 输出 缓存区 信息.
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