飞利浦 半导体 产品 规格
SA1630如果 quadrature transceiver
2000 oct 23
11
I
2
I
1
I
2
I
1
V
1
V
2
电流
电压
SR00526
图示 3. 相关的 输出 电流 变化
应用 描述
一般
这 1630 执行 这 如果 modulator 和 demodulator 符合实际
为 high–speed 无线的 数据 transceivers. 这 设计 是 优化
为 ieee 802.11 无线的 lan 使用 11 碎片/标识 直接
sequence 展开 spectrum.
传输者
这 如果 quadrature 传输者 baseband modulator 输入 是 驱动
differentially 用 这 d/一个 转换器 在 这 dsp 碎片. 这 baseband
信号 是 直流 结合 为 快 turn–on 和 turn–off 和 为
常量 运输车 测试. 这 典型 common–mode 输入 电压 是
vcc/2.
这 打开 集电级 输出 的 这 mixers 是 片面的 用 二
inductors, 这个 是 部分 的 一个 lc tank. 这 lc tank matches 这
输出 阻抗 的 这 mixers 至 这 输入 阻抗 的 这
upconverter 碎片 (或者 任何 过滤 在 在) 和 抑制 如果
和声学.
一个 optional 2.5v 涉及 是 有 在 模式 (3) 和 (5), 这
transmit 模式 和 rx 在 备用物品. 这个 涉及 能 是 使能 或者
无能 通过 这 3 线 总线 (在 这个 模式). 这个 电压 是 提供
为 使用 用 一个 外部 电流 dac 如果 需要.
接受者
这 接受者 部分 的 这 sa1630 组成 的 一个 如果 能变的 增益
放大器, 一个 quadrature demodulator 和 一个 一双 的 baseband
放大器. 这 如果 放大器 有 它的 增益 控制 用 这 dsp 碎片.
这个 确保 直线的 运作 的 这 接受者 chain 在 一个 宽
动态 范围 的 输入 信号. 直线的 运作 是 essential 为
resolving echo’s 预定的 至 multipath reception.
这 数字的 控制 agc 是 meant 为 快 水平的 training 为 这
接受者.
这 高 增益 接受者, 这个 是 distributed 在 这 如果 和
baseband 部分 facilitates 接合 和 这 rf front–end 碎片,
这个 正常情况下 有 moderate 增益 (向上 至 20 db), 和 锯 如果
过滤, 这个 mostly 有 considerable 丧失 (向上 至 8 db) 没有
外部 放大器.
这 baseband 放大器 有 一个 高 驱动 能力 (1 vpp 在
1k
Ω, 1
5 pf 为 v
CC
= 3 v) 那 facilitates 直接 接合 至 这 一个/d
转换器 没有 起作用的 外部 elements.
这 baseband 放大器 能 接口 直接地 至 这 追踪/支撑
转变/电容 结合体 和 电容 值 向上 至 15 pf.
当 抽样 在 22mhz 这 输出 能 settle 至 在里面 1/4 lsb
当 swinging 1 vp–p.
这 碎片 有 一个 唯一的 模式 在 这个 这 rx 是 在 备用物品 当 这
tx 是 在. 在 这个 模式 这 rx baseband 电路 是 idling 在
减少 电流 和 所有 rx i/o 输出 retain 它们的 直流 偏差
不变 从 它们的 值 当 这 rx 是 全部地 在. 这个 模式
是 非常 essential 如果 交流 连接 通过 一个 大 电容, 此类 作,
10 nf 是 使用. 从 这个 模式 这 碎片 能 quickly 是 切换 至
这 rx 在 模式 (tx 止) 没有 worrying 关于
charging/discharging 这 大 交流 连接 电容.
这 vga 能 是 编写程序 在 2 方法: 1) 直接地 程序编制
外部 控制 管脚. 2) 程序编制 在 这 串行 3-线 总线.
这 former 方法 能 转变 增益 在 较少 比 200 ns.
这 rx baseband 部分 也 包含 简单的 低 通过 起作用的
过滤 的 这 sallen 关键 类型. 这 rx 带宽 是 mainly 设置 用
这些 过滤. 这 函数 的 这些 过滤 是 twofold: 1) attenuate 高
频率 信号 从 这 rx mixers. 2) act 作 anti–aliasing 过滤
为 任何 一个 至 d 转换器 下列的 这个 碎片.
如果 synthesizer
这 sa1630 有 一个 整体的 synthesizer 那 使用 一个 外部
vco 运行 在 两次 这 如果 频率. 它 是 内部 分隔 用 2
为 获得 quadrature 信号. 这 分隔 vco 信号 是 不
externally 有. 这个 降低 这 lo feedthrough 至 这 如果
输入 端口 和 hence 降低 输出 直流 glitches 当 这 如果 增益
是 切换.
这 pll 涉及 时钟 是 获得 从 这 22 mhz dsp 时钟. 这
有 分隔物 ratios facilitate 两个都 1 和 2 mhz 阶段
comparison 频率 从 一个 22 mhz 和 一个 optional 44 mhz 时钟
各自. 在 essence 这 涉及 分隔物 将 有
可编程序的 dividers ratios 的 8, 11, 22 和 44.
这 vco 将要 是 喂养 从 一个 stabilized 供应. 此类 一个 stabilized
供应 是 需要 在 顺序 至 阻止 振荡器 jitters 预定的 至 rx/tx
切换. 这 效应 的 振荡器 jitters 是 更远 使减少到最低限度 当
使用 一个 高 pll 循环 带宽, 这个 在 它的 转变 需要 一个 高
阶段 comparison 频率 (1 mhz, preferably 2 mhz).
如果 这 如果 synthesizer 是 不 使用, 这 clk
在
管脚 应当 是
terminated 至 交流 地面.
串行 程序编制 输入
这 串行 输入 是 一个 3–wire 输入 (时钟, strobe, 数据) 至
程序 这 计数器 ratios, 承担 打气 电流, status– 和
dc–offset 寄存器, 模式 选择 和 测试 寄存器. 这 程序编制
数据 是 structured 在 二 21–bit words; 各自 文字 包含 4 碎片
地址 位 和 1 subaddress 位. 图示 2 显示 这 定时
图解 的 这 串行 输入. 当 这 strobe = l, 这 时钟 驱动器
是 使能 和 在 这 积极的 edges 的 这 时钟 这 信号 在
数据 输入 是 clocked 在 一个 变换 寄存器. 当 这 strobe = h,
这 时钟 是 无能 和 这 数据 在 这 变换 寄存器 仍然是 稳固的.
取决于 在 这 值 的 这 subaddress 位 这 数据 是 latched
在 不同的 working 寄存器. 表格 3 显示 这 内容 的 各自
文字.
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