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74AC161
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74ACT161
函数的 描述
这 交流/act161 计数 在 modulo-16 二进制的 sequence.
从 状态 15 (hhhh) 它们 increment 至 状态 0 (llll).
这 时钟 输入 的 所有 flip-flops 是 驱动 在 并行的
通过 一个 时钟 缓存区. 因此 所有 改变 的 这 q 输出
(除了 预定的 至 主控 重置 的 这 交流/act161) 出现 作 一个
结果 的, 和 同步的 和, 这 低-至-高 transi-
tion 的 这 cp 输入 信号. 这 电路 有 四 funda-
mental 模式 的 运作, 在 顺序 的 precedence:
异步的 重置, 并行的 加载, 计数-向上 和 支撑. five
控制 输入
—
主控 重置, 并行的 使能 (pe
), 计数
使能 并行的 (cep) 和 计数 使能 trickle (cet)
—
决定 这 模式 的 运作, 作 显示 在 这 模式
选择 表格. 一个 低 信号 在 mr
overrides 所有 其它
输入 和 asynchronously forces 所有 输出 低. 一个 低
信号 在 pe
overrides counting 和 准许 信息 在
这 并行的 数据 (p
n
) 输入 至 是 承载 在 这 flip-flops
在 这 next rising 边缘 的 cp. 和 pe
和 mr高, cep
和 cet 准许 counting 当 两个都 是 高. 相反地,
一个 低 信号 在 也 cep 或者 cet inhibits counting.
这 交流/act161 使用 d-类型 边缘-triggered flip-flops 和
changing 这 pe
, cep, 和 cet 输入 当 这 cp 是 在
也 状态 做 不 导致 errors, 提供 那 这 recom-
mended 建制 和 支撑 时间, 和 遵守 至 这 rising
边缘 的 cp, 是 observed.
这 终端 计数 (tc) 输出 是 高 当 cet 是
高 和 计数器 是 在 状态 15. 至 执行 synchro-
nous multistage counters, 这 tc 输出 能 是 使用 和
这 cep 和 cet 输入 在 二 不同的 方法.
图示 1 显示 这 连接 为 简单的 波纹 carry, 在
这个 这 时钟 时期 必须 是 变长 比 这 cp 至 tc
延迟 的 这 第一 平台, 加 这 cumulative cet至 tc
延迟 的 这 intermediate stages, 加 这 cet至 cp
建制 时间 的 这 last 平台. 这个 总的 延迟 加 建制 时间
sets 这 upper 限制 在 时钟 频率. 为 faster 时钟
比率, 这 carry lookahead 连接 显示 在 图示 2
是 推荐. 在 这个 scheme 这 波纹 延迟 通过
这 intermediate stages commences 和 这 一样 时钟
那 导致 这 第一 平台 至 tick 在 从 最大值 至 最小值 在
这 向上 模式, 或者 最小值 至 最大值 在 这 向下 模式, 至 开始 它的
最终 循环. 自从 这个 最终 循环 需要 16 clocks 至 com-
plete, 那里 是 plenty 的 时间 为 这 波纹 至 progress
通过 这 intermediate stages. 这 核心的 定时 那 lim-
它的 这 时钟 时期 是 这 cp 至 tc
延迟 的 这 第一 平台
加 这 cep
至 cp 建制 时间 的 这 last 平台. 这 tc
输出 是 主题 至 解码 尖刺 预定的 至 内部的 race
情况 和 是 因此 不 推荐 为 使用 作 一个
时钟 或者 异步的 重置 为 flip-flops, 寄存器 或者
counters.
逻辑 equations: 计数 使能
=
CEP
•
CET
•
PE
TC
=
Q
0
•
Q
1
•
Q
2
•
Q
3
•
CET
模式 选择 表格
H
=
高 电压 水平的
L
=
低 电压 水平的
X
=
不重要
状态 图解
图示 1. multistage 计数器 和 波纹 carry
图示 2. multistage 计数器 和 lookahead carry
PE
CET CEP
action 在 这 rising
时钟 边缘 (
)
X X X 重置 (clear)
L X X 加载 (p
n
→
Q
n
)
H H H 计数 (increment)
H L X 非 改变 (支撑)
H X L 非 改变 (支撑)
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