dsc-5279/02
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©2003 整体的 设备 技术, 公司
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128k x 36, 256k x 18 记忆 配置
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支持 高 系统 速:
商业的 和 工业的:
– 150mhz 3.8ns 时钟 进入 时间
– 133mhz 4.2ns 时钟 进入 时间
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LBO
输入 选择 interleaved 或者 直线的 burst 模式
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自-安排时间 写 循环 和 global 写 控制 (
GW
), 字节 写
使能 (
BWE
), 和 字节 写 (
BW
x)
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3.3v 核心 电源 供应
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电源 向下 控制 用 zz 输入
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3.3v i/o
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packaged 在 一个 电子元件工业联合会 标准 100-管脚 塑料 薄的 四方形
flatpack (tqfp), 119 球 grid 排列 (bga) 和 165 fine 程度 球
grid 排列 (fbga)
这 idt71v3576/78 是 高-速 srams 有组织的 作
128k x 36/256k x 18. 这 idt71v3576/78 srams 包含 写, data,
地址 和 控制 寄存器. 内部的 逻辑 准许 这 sram 至 发生
一个 自-安排时间 写 为基础 在之上 一个 decision 这个 能 是 left 直到 这 终止 的
这 写 循环.
这 burst 模式 特性 提供 这 最高的 水平的 的 效能 至 这
系统 设计者, 作 这 idt71v3576/78 能 提供 四 循环 的 数据
为 一个 单独的 地址 提交 至 这 sram. 一个 内部的 burst 地址
计数器 accepts 这 第一 循环 地址 从 这 处理器, 初始的 这
进入 sequence. 这 第一 循环 的 输出 数据 将 是 pipelined 为 一个
循环 在之前 它 是 有 在 这 next rising 时钟 边缘. 如果 burst 模式
运作 是 选择 (
ADV
=低), 这 subsequent 三 循环 的 输出
数据 将 是 有 至 这 用户 在 这 next 三 rising 时钟 edges. 这
顺序 的 这些 三 地址 是 定义 用 这 内部的 burst 计数器
和 这
LBO
输入 管脚.
这 idt71v3576/78 srams utilize idt’s 最新的 高-效能
cmos 处理 和 是 packaged 在 一个 电子元件工业联合会 标准 14mm x 20mm
100-管脚 薄的 塑料 四方形 flatpack (tqfp) 作 好 作 一个 119 球 grid 排列
(bga) 和 一个 165 fine 程度 球 grid 排列 (fbga).
便条:
1.
BW
3
和
BW
4
是 不 适用 为 这 idt71v3578.
一个
0
-一个
17
地址 输入 输入 同步的
CE
碎片 使能 输入 同步的
CS
0
,
CS
1
碎片 selects 输入 Synchro非美国
OE
输出 使能 输入 Asynchrono美国
GW
global 写 使能 输入 同步的
BWE
字节 写 使能 输入 同步的
BW
1
,
BW
2
,
BW
3
,
BW
4
(1)
单独的 字节写 selects 输入 Synchro非美国
CLK Clock Input n/一个
ADV
burst 地址 进步 输入 Synchro非美国
ADSC
Address 状态 (cacheController) 输入 Synchro非美国
ADSP
Address 状态 (processor) 输入 Synchro非美国
LBO
Linear /InterleavedBurst order Input 直流
ZZ 睡眠 模式 输入 异步的
i/O
0
-i/o
31
, i/o
P1
-i/o
P4
数据 input /Output i/O Synchro非美国
V
DD
, v
DDQ
CorePo我们r,i/o po我们r Supply n/一个
V
SS
地面 供应 n/一个
5279 tb l01
128k x 36, 256k x 18
3.3v 同步的 srams
3.3v i/o, pipelined 输出
burst 计数器, 单独的 循环 deselect
IDT71V3576
IDT71V3578
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