PreliminaryW91031
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管脚 描述,持续
管脚 名字 类型 描述
11 OSCO O 振荡器 输出. 一个 3.579545 mhz 结晶 或者 陶瓷的 共振器 应当 是
连接 在 这个 管脚 和 这 osci 管脚. 应当 left 打开 或者 至 驱动
另一 clocked 设备 当 一个 外部 时钟 是 连接 至这 osci
管脚.
12 V
SS
I 电源 供应 地面.
13 TEST2 I 测试 管脚. 必须 是 连接 至 v
SS
为 正常的 运作.
14 睡眠/
重置
I 重置 或者 睡眠 输入 (施密特 输入). 当 高 这 设备 将 是 reseted
和 enter 一个 低 电源 状态 用 disabling 这 ga在 控制 运算-放大, 这
振荡器 和 其它 内部的 电路. 这 函数 的 rngdi, rngrc 和
这 rngon 管脚 是 不 影响 当 这 设备 是 在 一个 睡眠 情况.
这个 管脚 必须 是 设置 低 为 正常的 运作. 这 设备 必须 reseted 用
微观的 控制ler 或者 用 外部 rc 脉冲波 之后 电源 在.
15 FSKE I fsk 使能. 必须 是 设置 高 当 为 fsk demodulation. 应当 是 设置
低 至 使不能运转 这 fsk demodulator 和 使能 这 双 声调 alert 信号
探测器 当 一个 双 声调 alert 信号 是 预期的.
16 直流LK i, o 数据 时钟 为 这 fsk 接口. 在 这 fsk 数据 输出 接口 模式 0
(模式 管脚 低), 这个 管脚 是 一个 输出 和 一个 changing fsk 频率. 在
这 fsk 接口 模式 1, 这个 管脚 是 一个 输入.
17 数据 O 数据 信号 为 这 fsk 接口. 串行 data 输出 符合 至 这 fsk
频率 输入 在 fsk 数据 输出 接口 模式 0 (模式 管脚 低).
数据 是 shifted 输出 在 这 rising 边缘 的 dclk 在 fsk 数据 输出 接口
模式 1. 两个都 逻辑 1 为 mark 和 逻辑 0 为 空间.
18 FDRN O 数据 准备好 的 the fsk 接口 (低 起作用的). 在 fsk 接口 模式 0
(模式 管脚 低), 这个 管脚 identifies 这 8-位 数据 boundary 在 这 串行
输出 string. 在 fsk 接口 模式 1, 这个 管脚 是 使用 至 notify 这 微观的-
控制 至 extract 这 8-位 数据 (ie. 8-位 dat一个 有 被 准备好 内部).
19 FCDN O fsk 运输车 发现 (低 起作用的). 当 低, 它 indicates 这 fsk 信号
有 被 发现.
20 INTN O 中断 信号 (打开 流). 它 是 使用 至 中断 这 微控制器 当
rngon 或者 fdrn 是 低, 或者 如果 algo是 高. 仍然是 低 直到 所有 三
信号 有 变为 inactive.
21 ALGO O 双 声调 alert 信号 守卫 时间 发现 输出. 当 高, 一个 守卫 时间
qualified 为 这 双 声调 alert 信号 有 被 发现.
22 ALGR O 双 声调 alert 信号 守卫 时间电阻. 也 功能 作 一个 双 声调
alert 信号 发现 输出 没有 守卫 时间. 一个 外部 电阻 必须
连接 在 这个 管脚 和 algrc 至 执行 守卫 时间
发现.
23 ALGRC I 双 声调 alert 信号 守卫 时间 rc (cmos 输出 和 internal 电压
比较器 输入). 一个 外部 电阻 必须 是 连接 在 这个
管脚 和 algr 和 一个 外部 电容 在 这个 管脚 和 v
DD
至
执行 守卫 时间 发现.
24 V
DD
I 电源 供应 输入.
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