tlc3574, tlc3578, tlc2574, tlc2578
5-v 相似物, 3-/5-v 数字的, 14-/12-bit, 200-ksps, 4-/8-channel
串行 相似物-至-数字的 转换器 和
±
10-v 输入
SLAS262C
–
october 2000
–
修订 将 2003
13
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
定时 (所需的)东西 在 推荐 运行 自由-空气 温度 范围, av
DD
= 5 v,
DV
DD
= 5 v, v
REFP
= 4 v, v
REFM
= 0 v, sclk 频率 = 25 mhz (除非 否则 指出)
sclk, sdi, sdo, eoc 和 int
参数 最小值 典型值 最大值 单位
t
(1)
循环 时间 的 SCLK 25 pF 加载 (看 便条 10)
DV
DD
= 2.7 v 100
nst
c(1)
循环 时间 的 sclk, 25 pf 加载 (看 便条 10)
DV
DD
= 5 v 40
ns
t
w(1)
脉冲波 宽度 的 sclk 高, 在 25-pf 加载 40% 60% t
c(1)
t
(1)
上升 时间 为 INT 和 EOC 在 10 pF 加载
DV
DD
= 5 v 6
ns
t
r(1)
上升 时间 为 int 和 eoc, 在 10-pf 加载
DV
DD
= 2.7 v 10
ns
t
f(1)
下降 时间 为 INT 和 EOC 在 10 pF 加载
DV
DD
= 5 v 6
nst
f(1)
下降 时间 为 int 和 eoc, 在 10-pf 加载
DV
DD
= 2.7 v 10
ns
t
su(1)
建制 时间, 新 sdi 有效的 (reaches 90% 最终 水平的) 在之前 这 下落 边缘 的 sclk, 在 25-pf 加载 6
–
ns
t
h(1)
支撑 时间, old sdi 支撑 (reaches 10% 的 old 数据 水平的) 之后 下落 边缘 的 sclk, 在 25-pf 加载 0
–
ns
t
d(1)
延迟 时间, 新 sdo 有效的 (reaches 90% 的 最终 水平的) 之后 sclk risin g 边缘, 在 10-pf
DV
DD
= 5 v 0 10
nst
d(1)
y, ( ) gg,
加载 (看 便条 11)
DV
DD
= 2.7 v
0 23
ns
t
h(2)
支撑 时间, old sdo 支撑 (reaches 10% 的 old 数据 水平的) 之后 sclk rising 边缘, 在 10-pf 加载 0
–
ns
td(2) 延迟 时间, 延迟 从 这 下落 边缘 的 16th sclk 至 eoc 下落 边缘, 正常的 抽样, 在 10-pf 加载 0 6 ns
t
d(3)
延迟 时间, 延迟 从 这 下落 边缘 的 16th sclk 至 int下落 边缘, 在 10-pf 加载 (看 注释 11 和 12) t
(conv)
t
(conv)
+6 ns
注释: 9. 这 最小 脉冲波 宽度 的 sclk 高 和 低 是 12.5 ns.
10. 指定 用 设计
11. 为 正常的 短的 抽样, t
d(3)
是 这 延迟 从 这 下落 边缘 的 16th sclk 至 这 下落 边缘 的 int.
为 正常的 长 抽样, t
d(3)
是 这 延迟 从 这 下落 边缘 的 48th sclk 至 这 下落 边缘 的 int
. 转换 时间, t
(conv)
,
是 equal 至 18
×
osc +15 ns (为 tlc3574 和 tlc3578) 或者 13
×
osc + 15 ns (为 tlc2574 和 tlc2578) 当 使用 内部的
osc 作 转换 时钟, 或者 72
×
t
c(1)
+ 15 ns (为 tlc3574 和 tlc3578) 或者 52
×
t
c(1)
+ 15 ns (为 tlc2574 和 tlc2578) 当
外部 sclk 是 转换 时钟 源.
90%
10%
ID15
OD1
OD0
ID1
hi-z
50%
1
16
OD15
Don
’
t 小心 ID0
或者
V
IH
V
IL
t
w(1)
t
c(1)
t
su(1)
t
h(1)
t
h(2)
t
d(1)
t
d(2)
†
t
r(1)
t
f(1)
t
d(3)
‡
hi-z
Don
’
t 小心
t
f(1)
t
r(1)
CS
SCLK
SDI
SDO
EOC
INT
†
为 正常的 长 抽样, t
d(2)
是 这 延迟 时间 的 eoc 低 之后 这 下落 边缘 的 48th sclk.
‡
为 正常的 长 抽样, t
d(3)
是 这 延迟 时间 的 int
低 之后 这 下落 边缘 的 48th sclk.
–
–
–
–
这 dotted 线条 意思 信号 将 或者 将 不 exist, 取决于 在 应用. 它 必须 是 ignored.
正常的 抽样 模式, cs
initiatesthe 转换, fs 必须 是 系 至 高. 当 cs是 高, sdo 是 在 hi-z, 所有 输入 (fs, sclk,
sdi) 是 inactive 和 是 ignored.
图示 1. 核心的 定时 为 sclk, sdi, sdo, eoc 和 int
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