EP610PC-15_集成电路资料查询网

752 altera 公司
classic epld 家族 数据 薄板
图示 5. classic 切换 波形
i/o 管脚
输入 管脚
逻辑 排列 输入
逻辑 排列 输出
输出 管脚
t
在
t
LAD
t
CLR
t
OD
t
IO
输入 模式
t
PD1
=
t
在
+
t
LAD
+
t
OD
t
PD2
=
t
IO
+  t
在
+  t
LAD
+  t
OD
t
FD
t
ASU
时钟 管脚
时钟 在 逻辑 排列
时钟 从 逻辑 排列
数据 从 逻辑 排列
寄存器 输出 至 逻辑 排列
t
R
t
ACH
t
在
t
F
t
IC
t
ACL
t
AH
排列 时钟 模式
global 时钟 管脚
global 时钟 在 寄存器
数据 从 逻辑 排列
t
R
t
在
t
ICS
t
SU
t
H
t
F
t
CH
t
CL
global 时钟 模式
t
OD
时钟 从 逻辑 排列
数据 从 逻辑 排列
输出 管脚
高-阻抗
触发-状态
t
ZX
t
XZ
输出 模式
t
R
和 t
F
< 3 ns.
输入 是 驱动 在 3 v
为 一个 逻辑 高 和
0 v 为 一个 逻辑 低.
所有 定时 特性
是 量过的 在 1.5 v.

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752 altera 公司 classic epld 家族数据薄板图示 5. classic 切换波形 i/o 管脚输入管脚逻辑排列输入逻辑排列输出输出管脚 t 在 t LAD t CLR t OD t IO 输入模式 t PD1 = t 在 + t LAD + t OD t PD2 = t IO + t 在 + t LAD + t OD t FD t ASU 时钟管脚时钟在逻辑排列时钟从逻辑排列数据从逻辑排列寄存器输出至逻辑排列 t R t ACH t 在 t F t IC t ACL t AH 排列时钟模式 global 时钟管脚 global 时钟在寄存器数据从逻辑排列 t R t 在 t ICS t SU t H t F t CH t CL global 时钟模式 t OD 时钟从逻辑排列数据从逻辑排列输出管脚高-阻抗触发-状态 t ZX t XZ 输出模式 t R 和 t F < 3 ns. 输入是驱动在 3 v 为一个逻辑高和 0 v 为一个逻辑低. 所有定时特性是量过的在 1.5 v.

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