platform flash 在-系统 可编程序的 配置 proms
8
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ds123 (v2.1) 十一月 18, 2003
1-800-255-7778
初步的 产品 规格
R
tap 交流 参数
Tabl e 8 显示 这 定时 参数 为 这 tap 波形 显示 在图示 6.
额外的 特性 为 这 xcfxxp
内部的 振荡器
这 8/16/32 mbit xcfxxp platform flash proms 包含
一个 optional 内部的振荡器 这个 能 是 使用 至 驱动 这
clkout 和 数据 管脚 在 fpga 配置 接口.
这 内部的 振荡器 能 是使能 在 设备 pro-
gramming, 和 能 是 设置 至 也 这 default 频率 或者
至 一个 slower 频率 (
交流 特性 在 operat-
ing 情况 当 cascading
).
CLKOUT
这 8/16/32 mbit xcfxxp platform flash proms 包含
这 可编程序的 选项 至 使能 这 clkout 信号
这个 准许 这 prom 至 提供 一个 源 同步的
时钟 排整齐 至 这 数据 在 这 配置 接口. 这
clkout 信号 是 获得 从 一个 的 二 时钟 来源:
这 clk 输入 管脚 或者 这 internal 振荡器. 这 输入 时钟
源 是 选择 在 这 prom 程序编制
sequence. 输出 数据 是 有 在 这 rising 边缘 的
clkout.
这 clkout 信号 是 使能 在 程序编制, 和 是
起作用的 当 ce
是 低 和 oe/重置是 高. 当 dis-
abled, 这 clkout 管脚 是 放 在 一个 高-阻抗 状态
和 应当 是 牵引的 高 externally 至 提供 一个 知道
状态.
当 cascading platform flash proms 和 clkout
使能, 之后 完成 它's 数据 转移, 这 第一 prom
使不能运转 clkout 和 releases 这 ceo
管脚 enabling 这
next prom 在 这 prom chain. 这 next prom 将 begin
驱动 这 clkout 信号 once 那 prom 是 使能 和
数据 是 有 为 转移.
在 高-速 并行的 配置 没有 compres-
sion, 这 fpga 驱动 这 busy 信号 在 这 配置
接口. 当 busy 是 asserted 高, 这 proms inter-
nal 地址 计数器 stops incrementing, 和 这 电流
数据 值 是 使保持 在 这 数据 输出. 当 busy 是 高,
这 prom 将 continue driving 这 clkout 信号 至 这
fpga, clocking 这 fpgas 配置 逻辑. 当 这
fpga deasserts busy, 表明 那 它 是 准备好 至 receive
额外的 配置 数据, 这 prom 将 begin 驱动
新 数据 面向 这 配置 接口.
Decompression
这 8/16/32 mbit xcfxxp platform flash proms 包含 一个
建造-在 数据 decompressor compatible 和 xilinx 先进的
压缩 技术. compressed platform flash
prom files 是 创建 从 这 目标 fpga bitstream(s)
使用 这 impact 软件. 仅有的 从动装置 串行 和 从动装置
selectmap (并行的) 配置 模式 是 supported 为
fpga 配置 当 使用 一个 xcfxxp prom pro-
grammed 和 一个 compressed bitstream. 压缩 比率
将 相异 取决于 在 一些 factors, 包含 这 目标
设备 家族 和 这 目标 设计 内容.
这 decompression 选项 是 使能 在 这 prom
程序编制 sequence. 这 prom decompresses 这
贮存 数据 在之前 驱动 两个都 时钟 和 数据 面向 这
fpga's 配置 接口. 如果 decompression 是
使能, 然后 这 platform flash 时钟 输出 管脚 (clk-
输出) 必须 是 使用 作 这 时钟 信号 为 这 配置
接口, 驱动 这 目标 fpga's 配置 时钟 输入
管脚 (cclk). 也 这 prom's clk 输入 管脚 或者 这 内部的
振荡器 必须 是 选择 作这 源 为 clkout. 任何
目标 fpga 连接 至 这 prom 必须 运作 作 从动装置
在 这 配置 chain, 和 这 配置 模式 设置 至
从动装置 串行 模式 或者 从动装置 selectmap (并行的) 模式.
当 decompression 是 使能, 这 clkout 信号
变为 一个 控制 时钟 输出 和 一个 减少 最大
频率 和 仍然是 低 当 decompressed 数据 是
不 准备好.
这 busy 输入 是 automatically 无能 当 decompres-
sion 是 使能.
设计 revisioning
设计 revisioning 准许 这 用户 至 create 向上 至 四
唯一的 设计 revisions 在 一个 单独的 prom 或者 贮存 横过
Tabl e8:
测试 进入 端口 定时 参数
标识 参数 最小值 最大值 单位
T
CKMIN1
tck 最小 时钟 时期 当 v
CCJ
= 2.5v 或者 3.3v 100 - ns
T
CKMIN2
tck 最小 时钟 时期, 绕过 模式, 当 v
CCJ
= 2.5v 或者 3.3v 50 - ns
T
MSS
tms 建制 时间 当 v
CCJ
= 2.5v 或者 3.3v 10 - ns
T
MSH
tms 支撑 时间 当 v
CCJ
= 2.5v 或者 3.3v 25 - ns
T
DIS
tdi 建制 时间 当 v
CCJ
= 2.5v 或者 3.3v 10 - ns
T
DIH
tdi 支撑 时间 当 v
CCJ
= 2.5v 或者 3.3v 25 - ns
T
DOV
tdo 有效的 延迟 当 v
CCJ
= 2.5v 或者 3.3v - 30 ns
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