ep1k100 设备 管脚-outs
ver. 1.
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注释:
(1) 所有 管脚 那 是 不 列表 是 用户 i/o 管脚.
(2) 这个 管脚 是 一个 专心致志的 管脚; 它 是 不 有 作 一个 用户 i/o 管脚.
(3) 这个 管脚 能 是 使用 作 一个 用户 i/o 管脚 如果 它 是 不 使用 为 它的 设备-宽 或者 配置 函数.
(4) 这个 管脚 能 是 使用 作 一个 用户 i/o 管脚 之后 配置.
(5) 这个 管脚 是 触发-陈述 在 用户 模式.
(6) 这个 管脚 驱动 这 clocklock 和 clockboost 电路系统.
(7)
这个 管脚 显示 这 状态 的 这 clocklock 和 clockboost 电路系统. 当 这 clocklock 和
clockboost 电路系统 是 锁 至 这 新当选的 时钟 和 发生 一个 内部的 时钟, 锁 是 驱动
高. 锁 变得 低 如果 一个 periodic 时钟 stops clocking. 这 锁 管脚 是 optional; 如果 这 锁 输出 是
不 使用, 这个 管脚 是 一个 用户 i/o 管脚.
(8) 这个 管脚 是 这 电源 或者 地面 为 这 clocklock 和 clockboost 电路系统 的 一个 pll. 至 确保 噪音
阻抗, 这 电源 和 地面 供应 至 这 clocklock 和 clockboost 电路系统 应当 是 分开的
从 这 电源 和 地面 至 这 rest 的 这 设备. 如果 这 pll 是 不 使用, 这个 电源 或者 地面 管脚
应当 bew 连接 至 vccint 或者 gndint, respectivel
y.
(9) 这 用户 i/o 管脚 计数 包含 专心致志的 输入, 专心致志的 时钟 输入, 和 所有 i/o pins.
altera 公司 3
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