MC74HC589A
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测试 电路
图示 9.
*includes 所有 探查 和 jig 电容
C
L
*
测试 要点
设备
下面
测试
输出
连接 至 v
CC
当
测试 t
PLZ
和 t
PZL
.
连接 至 地 当
测试 t
PHZ
和 t
PZH
.
1 k
Ω
管脚 描述
数据 输入
一个, b, c, d, e, f, g, h (pins 15, 1, 2, 3, 4, 5, 6, 7)
并行的 数据 输入. 数据 在 这些 输入 是 贮存 在 这
数据 获得 在 这 rising 边缘 的 这 获得 时钟 输入.
S
一个
(管脚 14)
串行 数据 输入. 数据 在 这个 输入 是 shifted 在 这 变换
寄存器 在 这 rising 边缘 的 这 变换 时钟 输入 如果 串行
变换/并行的 加载是 高. 数据 在 这个 输入 是 ignored
当 串行 变换/并行的 加载
是 低.
控制 输入
串行 变换/并行的 加载
(管脚 13)
变换 寄存器 模式 控制. 当 一个 高 水平的 是 应用
至 这个 管脚, 这 变换 寄存器 是 允许 至 serially 变换 数据.
当 一个 低 水平的 是 应用 至 这个 管脚, 这 变换 寄存器
accepts 并行的 数据 从 这 数据 获得.
变换 时钟 (管脚 11)
串行 变换 时钟. 一个 low–to–high 转变 在 这个 输入
shifts 数据 在 这 串行 数据 输入 在 这 变换 寄存器 和
数据 在 平台 h 是 shifted 输出 q
H
, 正在 replaced 用 这 数据
先前 贮存 在 平台 g.
获得 时钟 (管脚 12)
数据 获得 时钟. 一个 low–to–high 转变 在 这个 输入
负载 这 并行的 数据 在 输入 a–h 在 这 数据 获得.
输出 使能 (管脚 10)
active–low 输出 使能 一个 高 水平的 应用 至 这个 管脚
forces 这 q
H
输出 在 这 高 阻抗 状态. 一个 低
水平的 使能 这 输出. 这个 控制 做 不 影响 这 状态
的 这 输入 获得 或者 这 变换 寄存器.
输出
Q
H
(管脚 9)
串行 数据 输出. 这个 管脚 是 这 输出 从 这 last 平台
的 这 变换 寄存器. 这个 是 一个 3–state 输出.
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